集群通信网络中的高速率位同步技术

采用 FPGA( Field Programmable Gate Array)器件实现高速集群通信中的多路数据同步检测时 ,由于受器件本身性能限制 ,难以设计出具有较高速率的数字锁相环 ( DPLL)电路。本文对采用 FPGA器件设计的高速率位同步电路 ,从通信可靠性角度进行了理论分析和实验 ,性能满足要求 ,而且电路检测最高工作频率可达器件的最高工作频率。