嵌入式GPU中二级高速缓存的设计与实现

针对嵌入式GPU与主存之间进行数据交互时出现速度不匹配的问题,设计了一种适用于嵌入式GPU的二级高速缓存Cache控制器.二级Cache控制器采用四路组相联的映射结构,使用伪最近最少使用(Pseudo_LRU)替换算法,可以管理16~512kB的二级高速缓存.实验结果表明,当选取Cache大小为128kB时,Cache的命中率达到71.12%.

实时图像采集系统的设计与实现

本文分析了目前常用的各种图像采集方法的利弊,指出设计高速图像采集系统的关键在于实现大容量的高速缓冲区和独立的数据采集总线。利用XPLD芯片实现定制的DDR控制器,再配合大容量的DDR SDRAM组成的大容量的数据缓存。该结构实现了廉价的高速采集系统,并且成功的应用于数字显微镜设备上。