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Turbo码高速译码器设计
被引量:
2
1
作者
王坤
张青春
+1 位作者
冯加建
胥文辉
《现代电子技术》
2008年第18期171-173,共3页
Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Tu...
Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。
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关键词
TURBO码
高速译码器
Log—MAP
流水线
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职称材料
QC_LDPC高速译码器的优化与实现
2
作者
薛丽
《电子质量》
2021年第1期39-42,46,共5页
准循环低密度校验码(QC_LDPC码)以其优越的性能及较低的编译码复杂度得到了广泛的应用,目前,准循环LDPC码已成为CCSDS深空通信的方案之一。如何在FPGA上实现高速译码,则是QC_LDPC码应用的一个焦点。该文简单介绍了QC_LDPC码的译码实现过...
准循环低密度校验码(QC_LDPC码)以其优越的性能及较低的编译码复杂度得到了广泛的应用,目前,准循环LDPC码已成为CCSDS深空通信的方案之一。如何在FPGA上实现高速译码,则是QC_LDPC码应用的一个焦点。该文简单介绍了QC_LDPC码的译码实现过程,设计提出了快速处理校验节点迭代过程的实现方法,可以大大加快译码过程,尤其当校验矩阵行重较大时,有利于高速译码。
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关键词
QC_LDPC码
最小和算法
高速译码器
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职称材料
RS(4095,3935)码高速译码器的硬件实现
3
作者
龚政辉
文磊
雷菁
《通信技术》
2012年第8期13-16,共4页
相对于符号取自GF(256)的RS码,现有文献对GF(4096)上RS码的性能和实现鲜有研究。将GF(4096)上若干不同码率的RS码进行了性能仿真对比。仿真结果表明,GF(4096)上的RS码具有很强的纠正随机和突发错误的能力。在误码率为10-6时,所仿真的3...
相对于符号取自GF(256)的RS码,现有文献对GF(4096)上RS码的性能和实现鲜有研究。将GF(4096)上若干不同码率的RS码进行了性能仿真对比。仿真结果表明,GF(4096)上的RS码具有很强的纠正随机和突发错误的能力。在误码率为10-6时,所仿真的3种不同码型的码字相对于BPSK调制分别取得了3.2 dB,3.7 dB和4 dB的编码增益。鉴于GF(4096)上RS码优良的性能,设计并实现了RS(4095,3935)码高速译码器。经过测试验证,该译码器具有设计的纠错能力,能稳定工作在150 MHz,其吞吐量达到1.8 Gb/s。
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关键词
RS码
GF(4096)
高速译码器
吞吐量
原文传递
基于子矩阵分裂技术的高速LDPC译码器设计与实现
被引量:
2
4
作者
张占义
朱金达
《电子测量与仪器学报》
CSCD
北大核心
2019年第6期141-148,共8页
通过分析低密度奇偶校验(LDPC)码归一化最小和译码算法的特点,给出了LDPC码译码器整体结构和硬件实现的设计方案。通过分析与比较长码与短码的硬件实现参数,提出了一种在长码译码器两端分别增加串并、并串转换模块来提高译码速率以及能...
通过分析低密度奇偶校验(LDPC)码归一化最小和译码算法的特点,给出了LDPC码译码器整体结构和硬件实现的设计方案。通过分析与比较长码与短码的硬件实现参数,提出了一种在长码译码器两端分别增加串并、并串转换模块来提高译码速率以及能够提高译码并行度的译码校验矩阵的子矩阵分裂技术的设计思路。在具体的设计和实现中,详细介绍了译码器各模块的存储RAM与变量、校验节点更新处理模块的设计方案,同时还提出了迭代处理模块存储RAM的“空分”处理寻址方法。最后,测试结果表明,该译码器的稳定译码速率可达365 Mbps,从而实现了高速译码的设计要求,因此在卫星通信、5G移动通信等通信领域具有一定的应用前景。
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关键词
准循环LDPC码
最小和
译码
算法
高速译码器
FPGA
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职称材料
高速低功耗维特比译码器的设计与实现
被引量:
7
5
作者
游余新
王进祥
+1 位作者
来逢昌
叶以正
《计算机研究与发展》
EI
CSCD
北大核心
2003年第2期360-365,共6页
提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供...
提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 。
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关键词
高速
低功耗维持比
译码器
设计
回溯法
差错控制码
卷积码编
码器
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职称材料
高速码率兼容DVB-S2的LDPC译码器的FPGA实现
被引量:
2
6
作者
谢天娇
李波
+1 位作者
杨懋
闫中江
《西北工业大学学报》
EI
CAS
CSCD
北大核心
2019年第2期299-307,共9页
提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构...
提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构,通过对DVB-S2的LDPC码校验矩阵进行初等变换得到新的矩阵,由准循环(quasi-cyclic,QC)子矩阵和行变换下三角双对角子矩阵(transformation of staircase lower triangular,TST)组成。提出的译码器架构QC部分利用现阶段研究最多的准循环QC-LDPC译码器技术,而对于TST部分,只需兼容QC矩阵部分,提出的架构可以按照QC的架构而动态地改变TST的并行路数,而且分开存储TST与QC的更新消息,保证了码率兼容。基于Xilinx XC7VX485T FPGA的验证结果表明,5种码率兼容的DVB-S2 LDPC译码器,可到达时钟频率250 MHz,最大迭代次数20次,对应的译码器最大吞吐量为2.5 Gbit/s。
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关键词
高速
LDPC
译码器
码率兼容
DVB-S2标准
FPGA
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职称材料
高速Viterbi译码器的FPGA实现
7
作者
周长华
侯春萍
《天津理工学院学报》
2004年第3期57-59,共3页
为实现无线局域网技术中的高速Viterbi译码要求,本文提出了一种基于FPGA实现的Viterbi译码器的并行结构,并从路径度量管理着手,合理组织了存储器的结构,理论研究和实验结果均表明,此种结构具有译码速度快,结构简单,易于实现的优点.
关键词
高速
VITERBI
译码器
FPGA
现场可编程门阵列
加比选单元
路径度量管理
维特比算法
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职称材料
题名
Turbo码高速译码器设计
被引量:
2
1
作者
王坤
张青春
冯加建
胥文辉
机构
海军工程大学
出处
《现代电子技术》
2008年第18期171-173,共3页
基金
海军工程大学自然科学基金资助项目(HGDJJ06012)
文摘
Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。
关键词
TURBO码
高速译码器
Log—MAP
流水线
Keywords
Turbo code
high speed decoder
Log - MAP
pipeline
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
QC_LDPC高速译码器的优化与实现
2
作者
薛丽
机构
中国西南电子技术研究所
出处
《电子质量》
2021年第1期39-42,46,共5页
文摘
准循环低密度校验码(QC_LDPC码)以其优越的性能及较低的编译码复杂度得到了广泛的应用,目前,准循环LDPC码已成为CCSDS深空通信的方案之一。如何在FPGA上实现高速译码,则是QC_LDPC码应用的一个焦点。该文简单介绍了QC_LDPC码的译码实现过程,设计提出了快速处理校验节点迭代过程的实现方法,可以大大加快译码过程,尤其当校验矩阵行重较大时,有利于高速译码。
关键词
QC_LDPC码
最小和算法
高速译码器
Keywords
Quasi-cyclic low-density parity-check codes
min-sum algorithm
high speed decoder
分类号
TN764 [电子电信—电路与系统]
TN702 [电子电信—电路与系统]
下载PDF
职称材料
题名
RS(4095,3935)码高速译码器的硬件实现
3
作者
龚政辉
文磊
雷菁
机构
国防科学技术大学电子科学与工程学院
出处
《通信技术》
2012年第8期13-16,共4页
基金
中国空间技术研究CAST创新基金项目:天基卫星通信中高效纠错编码技术研究(No.CAST201016)
文摘
相对于符号取自GF(256)的RS码,现有文献对GF(4096)上RS码的性能和实现鲜有研究。将GF(4096)上若干不同码率的RS码进行了性能仿真对比。仿真结果表明,GF(4096)上的RS码具有很强的纠正随机和突发错误的能力。在误码率为10-6时,所仿真的3种不同码型的码字相对于BPSK调制分别取得了3.2 dB,3.7 dB和4 dB的编码增益。鉴于GF(4096)上RS码优良的性能,设计并实现了RS(4095,3935)码高速译码器。经过测试验证,该译码器具有设计的纠错能力,能稳定工作在150 MHz,其吞吐量达到1.8 Gb/s。
关键词
RS码
GF(4096)
高速译码器
吞吐量
Keywords
RS code
GF(4096)
high-speed decoder
throughput
分类号
TN911.22 [电子电信—通信与信息系统]
原文传递
题名
基于子矩阵分裂技术的高速LDPC译码器设计与实现
被引量:
2
4
作者
张占义
朱金达
机构
河北交通职业技术学院
河北科技大学
出处
《电子测量与仪器学报》
CSCD
北大核心
2019年第6期141-148,共8页
基金
河北省自然科学基金(F2005000077)
河北省重点研发计划(18214312D)
河北省技术创新引导计划(17044313Z)资助项目
文摘
通过分析低密度奇偶校验(LDPC)码归一化最小和译码算法的特点,给出了LDPC码译码器整体结构和硬件实现的设计方案。通过分析与比较长码与短码的硬件实现参数,提出了一种在长码译码器两端分别增加串并、并串转换模块来提高译码速率以及能够提高译码并行度的译码校验矩阵的子矩阵分裂技术的设计思路。在具体的设计和实现中,详细介绍了译码器各模块的存储RAM与变量、校验节点更新处理模块的设计方案,同时还提出了迭代处理模块存储RAM的“空分”处理寻址方法。最后,测试结果表明,该译码器的稳定译码速率可达365 Mbps,从而实现了高速译码的设计要求,因此在卫星通信、5G移动通信等通信领域具有一定的应用前景。
关键词
准循环LDPC码
最小和
译码
算法
高速译码器
FPGA
Keywords
quasi-cyclic LDPC codes
min-sum algorithm
high-speed decoder
FPGA
分类号
TN911.22 [电子电信—通信与信息系统]
下载PDF
职称材料
题名
高速低功耗维特比译码器的设计与实现
被引量:
7
5
作者
游余新
王进祥
来逢昌
叶以正
机构
哈尔滨工业大学微电子中心
出处
《计算机研究与发展》
EI
CSCD
北大核心
2003年第2期360-365,共6页
基金
航天科技创新基金 (天科研 [2 0 0 0 ] 0 5 190 4)
文摘
提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 。
关键词
高速
低功耗维持比
译码器
设计
回溯法
差错控制码
卷积码编
码器
Keywords
Viterbi decoder
ACS
high speed
low power
trace back
HDTV
分类号
TN762 [电子电信—电路与系统]
下载PDF
职称材料
题名
高速码率兼容DVB-S2的LDPC译码器的FPGA实现
被引量:
2
6
作者
谢天娇
李波
杨懋
闫中江
机构
西北工业大学电子信息学院
中国空间技术研究院西安分院
出处
《西北工业大学学报》
EI
CAS
CSCD
北大核心
2019年第2期299-307,共9页
基金
国家自然科学基金(61501373
61771390
+3 种基金
61771392
61271279)
国家科技重大专项(2016ZX03001018-004)
中央高校基本科研业务费项目(3102017ZY018)资助
文摘
提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构,通过对DVB-S2的LDPC码校验矩阵进行初等变换得到新的矩阵,由准循环(quasi-cyclic,QC)子矩阵和行变换下三角双对角子矩阵(transformation of staircase lower triangular,TST)组成。提出的译码器架构QC部分利用现阶段研究最多的准循环QC-LDPC译码器技术,而对于TST部分,只需兼容QC矩阵部分,提出的架构可以按照QC的架构而动态地改变TST的并行路数,而且分开存储TST与QC的更新消息,保证了码率兼容。基于Xilinx XC7VX485T FPGA的验证结果表明,5种码率兼容的DVB-S2 LDPC译码器,可到达时钟频率250 MHz,最大迭代次数20次,对应的译码器最大吞吐量为2.5 Gbit/s。
关键词
高速
LDPC
译码器
码率兼容
DVB-S2标准
FPGA
Keywords
high speed LDPC decoder
rate-compatible
DVB-S2 standard
FPGA
分类号
TN92 [电子电信—通信与信息系统]
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职称材料
题名
高速Viterbi译码器的FPGA实现
7
作者
周长华
侯春萍
机构
天津大学电子信息工程学院
出处
《天津理工学院学报》
2004年第3期57-59,共3页
基金
天津市信息化办公室资金资助项目
文摘
为实现无线局域网技术中的高速Viterbi译码要求,本文提出了一种基于FPGA实现的Viterbi译码器的并行结构,并从路径度量管理着手,合理组织了存储器的结构,理论研究和实验结果均表明,此种结构具有译码速度快,结构简单,易于实现的优点.
关键词
高速
VITERBI
译码器
FPGA
现场可编程门阵列
加比选单元
路径度量管理
维特比算法
Keywords
Viterbi decoder
FPGA
ACS
分类号
TN764 [电子电信—电路与系统]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
Turbo码高速译码器设计
王坤
张青春
冯加建
胥文辉
《现代电子技术》
2008
2
下载PDF
职称材料
2
QC_LDPC高速译码器的优化与实现
薛丽
《电子质量》
2021
0
下载PDF
职称材料
3
RS(4095,3935)码高速译码器的硬件实现
龚政辉
文磊
雷菁
《通信技术》
2012
0
原文传递
4
基于子矩阵分裂技术的高速LDPC译码器设计与实现
张占义
朱金达
《电子测量与仪器学报》
CSCD
北大核心
2019
2
下载PDF
职称材料
5
高速低功耗维特比译码器的设计与实现
游余新
王进祥
来逢昌
叶以正
《计算机研究与发展》
EI
CSCD
北大核心
2003
7
下载PDF
职称材料
6
高速码率兼容DVB-S2的LDPC译码器的FPGA实现
谢天娇
李波
杨懋
闫中江
《西北工业大学学报》
EI
CAS
CSCD
北大核心
2019
2
下载PDF
职称材料
7
高速Viterbi译码器的FPGA实现
周长华
侯春萍
《天津理工学院学报》
2004
0
下载PDF
职称材料
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