期刊文献+
共找到6篇文章
< 1 >
每页显示 20 50 100
基于高速CMOS传感器的智能线阵相机设计 被引量:2
1
作者 何涛焘 田陆 +1 位作者 万乐仪 熊闲峰 《传感器世界》 2017年第12期25-28,4,5,共6页
设计了一种基于高速CMOS传感器的智能线阵相机。FPGA用于前端预处理,对传感器的LVDS输出进行转换,DSP进行图像处理和通信功能,EMIFA接口用于与DSP进行通信。整体软件框架设计是在TI的SYS/BIOS之上完成的,包括DSP的DMA控制、Ping-Pang缓... 设计了一种基于高速CMOS传感器的智能线阵相机。FPGA用于前端预处理,对传感器的LVDS输出进行转换,DSP进行图像处理和通信功能,EMIFA接口用于与DSP进行通信。整体软件框架设计是在TI的SYS/BIOS之上完成的,包括DSP的DMA控制、Ping-Pang缓存、图像处理和通信功能。与传统相机相比,该智能线阵相机具有模块化,成本更低,功能更强大,使用和维护更方便等优点,具有广阔的应用空间。 展开更多
关键词 高速cmos传感器 DSP FPGA 智能相机
下载PDF
用于高速CMOS图像传感器的锁相环模块 被引量:5
2
作者 刘戈扬 李明 +2 位作者 祝晓笑 吴治军 张靖 《半导体光电》 CAS 北大核心 2018年第4期497-501,共5页
随着CMOS图像传感器(CIS)向片上系统化、高度集成化方向发展,片内锁相环(PLL)成为系统不可或缺的片上时钟模块,而高速高集成的CIS对PLL的高频时钟输出能力提出了新的挑战。介绍了一种基于0.13μm CIS工艺设计的电荷泵PLL模块,该模块工作... 随着CMOS图像传感器(CIS)向片上系统化、高度集成化方向发展,片内锁相环(PLL)成为系统不可或缺的片上时钟模块,而高速高集成的CIS对PLL的高频时钟输出能力提出了新的挑战。介绍了一种基于0.13μm CIS工艺设计的电荷泵PLL模块,该模块工作于1.5V电压,利于控制功耗;具备压控振荡器(VCO)电流自偏置和自校准技术,可提供最高频率为480MHz的输出信号和更好的噪声性能;多种输入输出倍频可选功能使其能够满足多样化的片上时钟生成需求,提高可复用性。仿真结果表明,当实现12倍频且输出频率为480MHz时,该PLL模块输出信号的均方根周期抖动为837fs,功耗为2.817mW,满足高速CIS对时钟速度的需求,同时保证了输出时钟的低噪声和模块本身的低功耗。 展开更多
关键词 高速cmos图像传感器 锁相环 压控振荡器自偏置 压控振荡器自校准
下载PDF
用于图像传感器的自调节加速补偿锁相环设计 被引量:1
3
作者 邓智耀 刘博 +3 位作者 孙立功 王鹏飞 段文娟 张金灿 《半导体光电》 CAS 北大核心 2021年第5期630-634,640,共6页
设计了一款用于高速图像传感器的可自调节、加速补偿CMOS电荷泵锁相环电路,通过在传统锁相环电路拓扑中,附加"双模式"逻辑时控的、低功耗加速充电补偿模块,实现了锁定时间与功耗的双重优化。基于180nm/1.8 V CMOS工艺完成锁... 设计了一款用于高速图像传感器的可自调节、加速补偿CMOS电荷泵锁相环电路,通过在传统锁相环电路拓扑中,附加"双模式"逻辑时控的、低功耗加速充电补偿模块,实现了锁定时间与功耗的双重优化。基于180nm/1.8 V CMOS工艺完成锁相环的电路设计和性能仿真,结果表明,基于所提出的加速补偿方案,改进后的锁相环可有效满足图像传感器对低功耗、高速、高频和低噪声输出特性的需求。在输入频率为1 GHz的参考信号时,压控振荡器可达到0.55~2.82 GHz,即2.27 GHz的频率范围,相位噪声为-98.149 dBc/Hz@1 MHz,锁定时间缩短至5.2μs,整体功耗仅为1.98 mW,同时输出的抖动噪声可低至2.81μV/√Hz@1MHz,多个性能指标优于所对比的同类锁相环电路。 展开更多
关键词 cmos高速图像传感器 锁相环 快速锁定 低功耗 开关控制逻辑电路
下载PDF
多发光目标的高速跟踪 被引量:2
4
作者 孔凡辉 陈青山 +1 位作者 刘洋 吕勇 《传感器与微系统》 CSCD 2017年第5期33-35,共3页
研究了一种基于高速图像采集与处理的多发光目标跟踪技术。采用现场可编程门阵列(FPGA)形成高速Camera Link CMOS相机的图像采集与实时处理系统。通过对图像数据进行开窗、求重心等算法处理,实现对多发光目标的跟踪,并搭建由直流电机驱... 研究了一种基于高速图像采集与处理的多发光目标跟踪技术。采用现场可编程门阵列(FPGA)形成高速Camera Link CMOS相机的图像采集与实时处理系统。通过对图像数据进行开窗、求重心等算法处理,实现对多发光目标的跟踪,并搭建由直流电机驱动、具有两个LED光源的发光靶标进行跟踪测试。测试结果表明:相机输出帧频100 Hz时,运动目标相对于相机角速度达1.93 rad/s,仍可实时跟踪。系统的跟踪能力正比于相机帧频。 展开更多
关键词 互补金属氧化物体半导体(cmos)高速图像传感器 图像处理 跟踪 现场可编程门阵列
下载PDF
用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC(英文) 被引量:1
5
作者 郭志强 刘力源 吴南健 《红外与激光工程》 EI CSCD 北大核心 2018年第5期187-196,共10页
设计了一款用于高速CMOS图像传感器的多列共享列并行流水线逐次逼近模数转换器。八列像素共享一路pipeline-SAR ADC,从而使得ADC的版图不再局限于二列像素的宽度,可以在16列像素宽度内实现。该模数转换器采用了异步控制逻辑电路来提高... 设计了一款用于高速CMOS图像传感器的多列共享列并行流水线逐次逼近模数转换器。八列像素共享一路pipeline-SAR ADC,从而使得ADC的版图不再局限于二列像素的宽度,可以在16列像素宽度内实现。该模数转换器采用了异步控制逻辑电路来提高转换速度。半增益数模混合单元电路被用于对第一级子ADC的余差信号放大,同时被用于降低对增益数模混合单元电路中运放性能的要求。相关电平位移技术也被用于对余差信号进行更精确的放大。整个pipeline-SAR ADC第一级子ADC精度为6-bit,第二级子ADC为7-bit,两级之间存在1-bit冗余校准,最终实现12-bit精度。输入信号满幅电压为1 V。该8列共享并行处理的pipeline-SAR ADC在0.18μm 1P4M工艺下制造实现,芯片面积为0.204 mm^2。仿真结果显示,在采样频率为8.33 Msps,输入信号频率为229.7 kHz时,该ADC的信噪失真比为72.6 d B;在采样频率为8.33 Msps,输入信号频率为4.16 MHz时,该ADC的信噪失真比为71.7 dB。该pipelineSAR ADC的电源电压为1.8 V,功耗为4.95 mW,功耗品质因子(FoM)为172.5 fJ/conversion-step。由于像素尺寸只有7.5μm,工艺只有四层金属,因此这款12-bit多列共享列并行流水线逐次逼近模数转换器非常适用于高速CMOS图像传感器系统。 展开更多
关键词 高速cmos图像传感器 多列共享列并行 pipeline-SAR AD
下载PDF
基于FPGA的高速图像跟踪系统设计与实现 被引量:2
6
作者 周全宇 史忠科 《电子设计工程》 2015年第15期164-167,共4页
常规视觉跟踪系统用于导弹末制导等高速运动中时,图像目标会因出现变形、模糊等现象而影响跟踪精度。针对以上问题,设计实现了基于FPGA的高速图像跟踪系统。该系统通过125fps(frames per second)的高速图像采集目标信息,利用FPGA的并行... 常规视觉跟踪系统用于导弹末制导等高速运动中时,图像目标会因出现变形、模糊等现象而影响跟踪精度。针对以上问题,设计实现了基于FPGA的高速图像跟踪系统。该系统通过125fps(frames per second)的高速图像采集目标信息,利用FPGA的并行运算特点,将形心计算嵌入到动态阈值法中来实现高速图像的实时目标检测,并根据形心相对于视场中央的偏移量控制云台跟踪高速运动目标,最后对投影上的目标进行了跟踪仿真实验。结果表明,系统可以实时跟踪高速运动目标,云台的跟踪速度约可达到50.7度/秒,改善了低速图像跟踪系统对高速运动目标跟踪误差大、精度低等问题。 展开更多
关键词 cmos高速图像传感器 FPGA 动态阈值分割 形心跟踪
下载PDF
上一页 1 下一页 到第
使用帮助 返回顶部