2.5D系统封装中高速I/O链路信号/电源完整性协同仿真

提出了一种2.5维(2.5D)系统封装高速输入/输出(I/O)全链路的信号/电源完整性(Signal integrity/power integrity,SI/PI)协同仿真方法。首先通过电磁全波仿真分析SiP内部“芯片I/O引脚-有源转接板-印刷电路板(即封装基板)-封装体I/O引脚”这一主要高速信号链路及相应的转接板/印刷电路板电源分配网络(Power distribution network,PDN)的结构特征和电学特性,在此基础上分别搭建对应有源转接板和印刷电路板两种组装层级的“信号链路+PDN”模型,并分别进行SI/PI协同仿真,提取出反映信号链路/PDN耦合特性的模块化集总电路模型,从而在电路仿真器中以级联模型实现快速的SI/PI协同仿真。与全链路的全波仿真结果的对比表明,模块化后的协同仿真有很好的可信度,而且仿真时间与资源开销大幅缩减,效率明显提升。同时总结了去耦电容的大小与布局密度对PDN电源完整性的影响及对信号完整性的潜在影响,提出了去耦电容布局优化的建议。

高速I/O接口技术

现代通信技术朝着高速、精确的方向发展,尤其是高速串行通信,逐渐成为通信技术的主流,在各行各业扮演着极其重要的角色,文中简述了高速I/O的相关技术,如SERDES(串行器/解串器)技术、8B/10B编码、COMMA字符、预加重等,并列举了具有代表性的Xilinx公司的FPGA产品,展示了RocketIO技术的实际应用。

一种在高速I/O接口嵌入边界扫描电路的方法

描述了一种对原电路具有最低影响的,将边界扫描单元嵌入到高速I/O接口电路的方法。在该方法中,我们对传输端利用1149.1标准,将边界扫描驱动寄存器插入到低速并行端口。而在接受端则利用IEEE1149.6标准将边界扫描接收寄存器插入到高速串行端口。在并行端插入边界扫描驱动单元可以减少数据传输的延迟时间,降低对原电路正常工作的影响。在接受串行端插入扫描接收单元可以对交流耦合高速I/O口进行有效的测试。最后通过芯片测试举例证实了使用该方法确实能够对高速I/O口进行工艺缺陷的测试,同时又不影响原电路的正常工作。

基于55nm平台的DDR存储器高速I/O电路的设计研究

基于55 nm平台,自主设计DDR存储器的高速I/O电路,设计符合ONFI 3.2协议,满足DDR2的设计参数,且兼容SDR和DDR1。本设计的仿真验证结果,符合高速I/O设计应用要求。高速设计的难点在于,在设计之初就要考虑到差分信号的匹配及寄生参数影响的消除,设计经过电路和版图的反复研究修改,最终成功实现设计目标,能够满足高速DDR存储器的I/O接口支持。

基于IBIS模型的高速数字I/O缓冲器的瞬态行为建模

引入了一种基于最新版本的 IBIS模型给出的信息构造高速数字 I/O缓冲器的瞬态行为模型的方法 .阐述了从 IBIS建模数据中得到这种瞬时状态转换行为模型的推导过程 ,同时获得了建模所需要的充分条件 .与相应的晶体管级模型相比 ,该方法在获得了更高仿真精度的同时 ,提高了具有大量同步开关器件芯片互连的仿真速度 .最后 ,为了验证模型的有效性 ,给出了该模型和晶体管级模型 (SPICE模型 )

高速数字I/O缓冲器瞬态行为建模及其在同步开关噪声分析中的应用

本文阐述了从最新版本的IBIS(I/OBufferInformationSpecification)建模数据中构造高速数字I/O缓冲器的瞬态行为模型的推导过程 ,获得了建模所需要的充分条件 .与相应的晶体管级模型 (SPICE模型 )相比 ,该方法在获得了更高仿真精度的同时 ,提高了具有大量同步开关器件芯片互连的仿真速度 .采用这些模型有效地分析了多芯片互连非线性电路中的同步开关噪声 。

建立高速数字I/O缓冲器宏模型的模糊逻辑方法

如何构造精确有效的数字电路I/O缓冲器宏模型用于系统级的仿真,是高速电路信号完整性分析中的重要问题。本文提出了一种基于模糊逻辑,对数字电路的I/O缓冲器瞬态行为建模的方法。采用一阶Sugeno模糊系统,用平均分割法生成初始模型,再通过BP-最小二乘混合学习算法消除误差。模型可综合成SPICE环境下的子电路,应用十分方便。计算实例表明方法是有效的。

串行RapidIO在多DSP系统中的应用初探

I/O技术在高性能计算的发展过程中是一个非常关键的技术。通过分析传统的共享总线技术的瓶颈,对DSP互连技术的发展前景进行了论述。提出一种应用RapidIO互连技术的多DSP系统方案。

用Intel8098产生双边调制的SPWM波

介绍一种用８０９８单片微机的高速Ｉ／Ｏ口直接产生双边调制ＳＰＷＭ波的方法．此法充分利用了８０９８单片微机的资源，外围元器件大幅度减少，系统可靠性有很大提高；

基于雷尼绍测头的西门子840D sl的测量循环调试及应用

介绍了RENISHAW RMI-Q测头和西门子840D sl数控系统的连接调试流程及测量功能的应用,通过高速I/O对机床位置数据进行读取,并将生成的工件偏移数据写入G54工件坐标系,完成工件的自动偏移补偿及测量功能,同时对测量过程中的参数传递及最终坐标系的建立进行了详细的阐述。

基于DSP的串行外设通信的实现方法

介绍了基于数字信号处理芯片 TMS3 2 0 F2 41的串行外设接口 ( SPI)与外设实现串行通信的方法 ,并以 X5 0 43为例 ,给出了用

静电绘图仪接口板设计

文章叙述了该接口板的硬件设计及工作原理。由于采用了8089IOP器件作为接口板的核心部件,并接成远程工作方式,使传送数据和执行程序都集于它一身,使它与主机CPU能并行工作,减轻了主机的工作负担。

基于FPGA的光互连网络技术研究与性能分析

研究了基于Xilinx Virtex-5 FPGA的光互连网络技术,通过FPGA板内的高速串行收发器连接SFP光收发模块,实现高速串行数据收发,每通道的传输速率达到3.125Gb/s,提出并实现了基于FPGA的四节点单向环形光互连网络。在ISE设计环境下,设计了基于两块FPGA板的FFT运算应用和基于四块FPGA板的具有随机消息分布特性的网络应用,完成了光互连网络的性能测试分析。

工业自动化数据通讯中的超大数据文件处理

本文给出了一种方便实用的解决工业自动化数据通讯中超大数据文件的读取、存储等处理方法,并结合相关程序代码对具体的实现过程进行了介绍。

连接技术发展趋势

今天,多数计算机、嵌入式处理设备和通信设备都采用并行总线,最流行的总线形式包括PCI、VME及它们的扩展。但随着芯片性能增加,以及更大的带宽需求,这些多路并行总线结构遇到了令系统设计者头疼的限制。 不断增加的系统复杂性产生了对系统内（intra-system）通信带宽的需求,这一度曾经是系统与系统间通信的专利。针对后者开发的标准包括千兆位以太网（Gigabit Etherne）和光纤通道（Fibre Channel）,主要用于如存储区域网络（SAN）和利用光纤连接的因特网基础设施产品之类的系统。新开发的标准10G EthernetXAUI和InfiniBand扩展了相应的电气和协议标准以提供更高的带宽。新标准的快速发展及网络和通信领域不断增强的数字统一趋势。

公安信息系统安全审计技术现状和问题

自《关于加快推进公安信息系统应用日志安全审计工作的通知》(公传发〔2013〕516号)下发以来,公安业务系统的安全审计工作有了很大的进展,但在落地的过程中,也出现了一些现象值得去研究和讨论。文章在安全审计发展现状的基础上,论述了存在的问题,并针对关键问题给出具体的技术实现思路以及实现方案。

符合EHCI的USB2.0主机控制器IP核设计与实现

介绍了一种基于USB2.0协议,选用Wishbone总线接口的主机端控制器IP核的设计与实现.该设计以EHCI作为软硬件接口划分,支持高速(480 Mb/s)的数据传输,实现了DMA的自主控制、事务的动态调度以及数据跨时钟域的合理开销,达到减少SoC平台处理器的I/O负荷、提高传输效率与系统性能的设计目标;USBIP核的设计与系统软件开发同步进行,有效地验证了硬件功能,最终经FPGA平台与ASIC实现测试达到协议标准,可作为一个通用IP核系统集成.