高速NRZ码同步时钟提取设计及FPGA实现

为精准提取高速NRZ码元的时钟,设计了过零检测微分型数字锁相环,采用增加/扣除脉冲法进行动态相位调整,用以实现对高速NRZ码元接收序列进行位时钟同步;分析了最大锁定范围和最大锁定频率与本地时钟频率的关系;使用VerilogHDL语言进行代码编写,基于FPGA进行了验证。应用误码仪实测表明:在发送波特率为1Mbps的PN17伪随机序列时,时钟同步后误码率小于10^-7;最高时钟恢复速率可达50Mbps。实际应用中具有很好的适用性和抗干扰性。