基于高速SerDes接口芯片的ATE测试板设计

随着通信技术的飞速发展,高速串行互连以其结构简单、不需要传输同步时钟和相比并行传输具有更高数据传输效率等优点而成为了现代通信和数据传输的重要组成部分。随着对数据传输速率要求的不断提高,串化器/解串器(SerDes)接口应运而生。作为高速串行通信的重要组成部分,对其芯片的研究和设计一直是一个热点。主要从基本原理和测试需求2个方面入手,研究分析了高速SerDes接口芯片的测试方案和ATE测试板设计方法。介绍了高速SerDes接口芯片的基本工作原理、回环功能测试和关键测试参数。并从叠层结构、走线规则和板材选取3个方向阐述了ATE测试板的设计方法。

基于Arria10的高速Serdes接口设计

随着航天测控技术的飞速发展,系统传输速率成为了限制系统整体性能的关键因素之一。Serdes接口以其传输速率高、抗干扰能力强、功耗低等优点,迅速成为高速传输接口发展的主流。针对串行链路速率及带宽不断提高的问题,提出了一种基于Arria10 FPGA芯片的高速Serdes接口模块的设计方案。通过板间的高速数据传输实验,使用Transceiver Toolkit验证了经过PMA参数优化后的单路10 Gbps的传输速率以及最高768 Gbps的总传输带宽,解决了高速传输系统对传输带宽要求高的问题,为系统实现高速数字开关矩阵的设计提供了技术支持。

一种高速Serdes接口测试的ATE设计

随着集成电路产业的高速发展,诸如PCI-Express总线、100GBASE以太网、OIF-CEI背板传输等标准串行接口在集成电路上被广泛应用,接口传输速率已经达到16 Gbps～56 Gbps。市场上主流的集成电路自动测试设备,已难以满足这类高速Serdes接口测试需求。因此,为保证Serdes接口的全速测试及高覆盖率的参数级测试,本文设计了一种新的自动化测试系统。其融合了自动测试设备(ATE)与误码测试仪(BERT),实现了高速Serdes接口眼图、抖动、误码率及抖动容限等关键参数的测试,提高了芯片测试覆盖率与结果可信度。

高速SERDES接口芯片的应用

阐述高速SERDES接口芯片BLK2711的应用,BLK2711的特性及工作原理,针对高速收发器BLK2711的应用及验证设计原理样机,进行仿真验证及分析,实现传输速率为2Gbps的高速数据收发,为其在高速数传中的应用提供技术基础。

基于CoaXPress接口的高速串行传输系统设计

CoaXPress是一种新型高速数字图像传输接口标准,适用于各种高速和高带宽图像传输应用。本文设计实现了一种基于CoaXPress接口的高速串行传输系统。针对多路高速串行数据传输、调度、缓存和同步难题,硬件上每个模块设计4路CoaXPress接口,模块以FPGA为核心,采用PCIe3.0×8接口与主控制器进行通信,使用DDR4缓存高速数据;FPGA固件逻辑设计中使用XDMA硬核与主控制器进行通信,使用FDMA完成对DDR4的数据调度,使用GTH收发高速串行数据;采用FIFO缓存同步技术和PXI_TRIG触发总线技术相结合的方法,成功地实现了8个CoaXPress发送模块共32路发送接口之间的同步。最终对CoaXPress接口模块和系统进行了测试,CoaXPress接口的眼图、码速率、误码率、同步精度均满足要求。本文所设计的基于CoaXPress接口的高速串行传输系统工作稳定,性能可靠,已应用于新一代空间飞行器载荷—数传链路测试。

高速铁路信号设备通信接口雷击过电压损伤试验研究

本文提出一种关于高速铁路信号设备通信接口雷击过电压损伤检测及判定方法,是对当前高速铁路信号设备通信接口雷击试验及检测方法的优化和完善。首先,对雷电波频谱进行了分析,确定了信号设备通信接口雷击试验波形和检测电路。然后,选取ZPW-2000A轨道电路系统的CAN通信接口器件PCA82C250和编码读取电路的光耦TLP621-4作为试验对象,按电压幅值由低到高分别对其进行雷电冲击试验。试验结果表明:PCA82C250横向雷电冲击损坏电压约为88V,纵向雷电冲击损坏电压约为48V;光耦采集电路中,直接对光耦进行雷电冲击时,雷电冲击损坏电压约为140V;在雷电冲击点与光耦间串入4.7kΩ电阻后,雷电冲击损坏电压约为800V,故增加器件的输入阻抗,可以提高耐雷电冲击水平。最后,讨论分析了信号设备通信接口器件的雷击过电压损伤特性,分析结果表明:信号设备通信接口器件的雷击过电压损伤特性分为3个阶段,即正常阶段、临界损伤阶段和损坏阶段;信号设备通信接口器件存在冲击损坏积累效应,当器件处于临界损伤阶段时,仍可进行数据传输,但输出信号与正常阶段不一致。信号设备通信接口器件雷击过电压损伤检测,应按电压幅值由低到高进行雷电冲击试验,以冲击时是否有击穿现象和通信线上信号电平是否发生异常作为损伤判定的基本依据,并结合相应测试标准等,做出科学准确的判断。

一款用于双向传输高速接口的阻抗校准电路

在具有双向传输功能的高速串行接口中,发射机输出端的两个电阻对电路性能有很大的影响。为提升电路在复杂环境中的工作性能,需要对电阻进行阻抗校准。传统的阻抗校准存在着功耗高、面积大、系统误差大、收敛时间长等缺点。针对上述问题,设计了一款用于双向传输高速串行接口的阻抗校准电路,通过共用电流源的方式有效地减小了阻抗校准电路的面积及功耗,并消除了电流源失配带来的系统误差;引入了带有失调消除的比较器,并对比较器中存在的开关管漏电及时钟馈通等效应进行优化,降低了校准电路的系统误差;使用了逐次逼近寄存器(Successive Approximation Register,SAR)逻辑对最佳的电阻校准控制码进行查找,从而减小了收敛时间。在SMIC 40 nm工艺上实现了一款高精度,低功耗,且可对两个电阻分别进行调节的阻抗校准电路。对两个待校准电阻进行蒙特卡洛分析,阻抗校准的3σ值分别为201.76 mΩ,198.80 mΩ,阻抗校准电路整体功耗为4.205 mW。

适用于SerDes接收器DFE的高速动态比较器

在SerDes电路中,高速数据传输的关键在于均衡的速率,因此随着SerDes对数据传输速率要求越来越高,对SerDes中接收器的判决反馈均衡器的速率要求也在提高。作为自适应判决反馈均衡器的关键组成部分,比较器的延时大小决定了自适应均衡器的判决容限。为了满足低压应用对高速率比较器的低延迟要求,文章基于传统双尾比较器提出一种新的适用于SerDes接收器中判决反馈均衡器的高速差分信号动态比较器电路。在TSMC 28 nm CMOS工艺下,当电源电压为1 V时,平均延迟时间为52.58 ps,可满足高达15 Gbit/s数据速率的判决反馈均衡器应用需求。

面向脑机接口的高速通信需求及相关应用场景

脑机接口(Brain-Computer Interface,BCI)作为一种新兴人机交互技术,已成为当前科技领域的研究热点,其应用领域不断扩展,对5G及未来6G高速通信具有极大需求。针对这一需求,首先,从BCI和5G/6G技术概述出发,分析BCI技术在5G/6G通信环境下的具体需求;其次,探讨BCI与5G/6G高速通信结合后的应用场景;最后,提出一种以5G/6G为通信核心的BCI端到端架构,构建BCI模块化体系,以期为BCI领域的技术迭代和产业应用落地提供新方案。

智慧高速设施设备接口的标准化研究

随着智能交通系统的不断发展,智慧高速设施设备在高速公路中得到了广泛应用。但各个厂商之间采用的接口标准不同,导致设备之间存在互操作性问题,给设备的使用和维护带来了诸多困扰。文章针对智慧高速设施设备接口进行深入研究,并提出一种设备接口标准。

国产FPGA高速串行接口误码率测试软件设计

随着内嵌高速串行接口FPGA的广泛应用,其信号质量的监测变得极为重要。设计了1种基于国产FPGA芯片的高速串行接口误码率测试软件,采用软核实现高速串行接口误码率统计、属性动态重配置,利用上位机软件进行实时监测,有效地提高了测试效率。通过实际用例详述了软件进行误码率测试的方法与步骤,进而验证了该软件测试的有效性。研究结果表明,该软件具有较好的用户体验度、较高的测试效率,对FPGA国产化进程起到了积极的推动作用。

高速接口电路发送器的设计

阐述一种高速接口电路发送器的设计,采用分布式架构,包括输入数据接口、数据编码和调制模块、错误检测和纠正模块、缓冲和驱动模块,以及时钟和时序控制模块。通过该设计,能够实现高效可靠的数据传输。

杰尔针对高速串行接口发布SerDes平台

杰尔系统日前宣布针对存储与企业网络产品的各种高速串行接口推出一套新型技术SerDes平台。这项半导体技术能针对串行标准设计各种接口解决方案，提供每秒6．25 Gbps的数据传输率。

基于三路同源时钟的TLK2711高速数传接口设计

随着卫星载荷相机的分辨率不断提升,其获取的图像数据量也迅速增加,如何将载荷数据高速且可靠地传输至后端设备处理是当前所需要解决的问题。本文在高速SERDES接口芯片TLK2711和三路同源时钟的工作原理上进行研究应用,针对星载TLK2711高速数传链路中出现的传输误码等问题做出了分析,提出了一种基于三路同源时钟的高速数传接口设计,并对该高速数传接口具体设计做了详细描述。首先分析原始方案,即无外部参考时钟的FPGA向TLK2711输出时钟信号的缺点,并在原方案基础提出改进方案,在原电路基础上加入三路同源时钟为FPGA和TLK2711提供参考时钟。深入分析了误码率产生的原因及影响,从而提出了最佳相位检测和RS编码,并对其在高速数传接口应用的可行性进行了验证。对接口设计进行验证,实验结果表明,采用TLK2711高速数传接口可实现高达2.5 Gbit/s的数据传输,相比较于原始方案,基于三路同源时钟的TLK2711高速数传接口设计数据时钟抖动下降59.5%,采用的RS编码纠错能力强,使得CRC错误数大幅度降低,显著降低了误码率,硬件实现简单,增强了接口的工作稳定性。

基于差分编码技术的12.5Gbit/s高速SerDes发射机

研究并设计了一种基于差分编码技术的12.5 Gbit/s高速SerDes发射机。该电路由并串转换模块、去加重控制模块和驱动模块组成。驱动模块采用电流模逻辑异或门结构,动态负载的加入可以在降低功耗的同时实现与传输线的阻抗匹配。首次提出在并串转换模块中加入差分编码电路的解决方案,以保证原码输出,从而使数据在发射机内完成差分编解码的过程。后仿真结果表明,发射机数据传输速度达到12.5 Gbit/s。此时发射机整体功耗为39 mW,输出总抖动为0.05 UI,远小于JESD204B标准所要求的0.3 UI。

一种28Gbps高速SERDES发射器

介绍了一种基于源串联终端(Source-Series Terminated)驱动结构的高速(28Gbps)SERDES发射器设计.详述了整个TX的架构与原理;采用数模混合控制的时钟占空比校准(DCC)电路,有效降低了DCD;并且改进了一种基于SST结构的阻抗调谐与加重均衡解耦的发射单元结构,大大降低了逻辑控制的复杂程度.该发射器电路可用于对传输速率要求在1 Gbps~28 Gbps的FPGA.设计采用了中芯国际14 nm FinFET工艺制作,样品测试结果显示,输出速率在28 Gbps速率下时,发射器指标满足PCIE 4.0协议标准.

高速SerDes抖动成因及其测试方法分析

高速SerDes(SERializer/DESerializer)设备在高速芯片I/O接口互联上已经占有统治性地位。然而随着串行链路速率不断提高,随之而来的抖动等因素对高速SerDes成品率构成极大威胁。本文首先对SerDes的结构进行介绍,然后对高速SerDes中信号抖动进行定性分析,最后提出了几种重要的SerDes测试方法,对高速Serdes的测试具有一定参考价值。

UIC国际铁路标准《高速铁路设计工程接口》IRS 60683制定研究

接口设计是高速铁路系统集成设计的重要环节,UIC国际铁路标准《高速铁路设计工程接口》IRS 60683旨在为世界高速铁路工程接口设计提供解决方案。本文阐述该标准的编制背景和编制原则,研究确定标准编写范围及架构,明确工程接口概念,系统梳理高速铁路工程接口关系,从轨道与线下结构接口设计、基础设施与通信信号接口设计等8个方面分析《高速铁路设计工程接口》的主要内容。标准编制中,全面纳入了我国综合接地系统、站城一体化模式、电缆引下方式等成功经验,助力我国铁路“走出去”。工程接口设计标准在各国和国际标准化组织中属首次编制,体现了UIC标准的指导性和引领性,对提升UIC在国际标准化领域的影响力具有重要意义。

JESD204C高速串行接口电路设计技术

由于各种新兴信息技术的出现和发展,设备间传输的数据流量急剧增加,不断推动着具有更高带宽和更低功耗的高速串行接口技术的研究,也促进了各种协议标准向着更高数据率的方向迭代升级。但是高速电路的设计也带来了很多技术和架构设计上的挑战,其中比较大的挑战如信道的插入损耗就要求架构需要做相适应的改变和一些电路技术的使用。本文基于JESD204C协议,首先介绍了该协议的特点和性能指标,随后详细阐述了基于该协议的高速串行接口集成电路的设计架构和关键技术,包括前馈均衡技术和连续时间线性均衡技术,分别对其进行了理论分析和仿真验证,最后通过流片测试对其发挥的作用进行了验证和分析,结果表明相关的均衡技术提高了高速接口的性能,特别在对抗信道的插入损耗方面,发挥了重要作用,对国内外后续的研究提供了参考价值。

卫星通信终端通用测试平台高速接口设计

卫星通信系统向多频段多体制发展的趋势对卫星通信终端测试平台的通用性提出了更高的要求,基于通用处理器的软件无线电(GPP-SDR)技术可用于解决该问题。但目前GPP-SDR处理器和射频前端之间的高速数据传输仍是主要的技术瓶颈。本文针对卫星通信终端通用测试平台需求,提出了基于中断机制的PCI-e高速传输方法和流程设计,并通过移植Xenomai操作系统对高速接口传输的实时性进行优化;设计了一系列的测试实验对所设计接口的实际传输速率和中断丢失概率等指标进行测试。实验结果验证了所提方案具备高速率和低时延的传输特性,能够很好地满足当前卫星通信终端通用测试需求。