自动消磁电路（ADC）分析与检测

自动消磁电路（ADC）是阴极射线管（CRT）显示设备的关键电路。通过对自动消磁电路元件的特性、工作原理分析，提出了改进的电路和常见故障检测的方法。

系统效能视角下基于改进ADC法的研究生导师能力多维度矩阵构建研究

导师作为研究生培养过程中的第一责任人,其能力高低直接影响研究生的培养质量。文章基于“五位一体”理念提出的“导研、导学、导言、导行、导心”,将导师能力细化为个人能力、课堂教学能力、日常学术指导能力、研究生的学术成果和研究生非学术成果五大部分,应用结构分析法(Availability Dependability Capability,ADC)的可用性、可靠性和指导能力的概念,构建相应的研究生导师能力多维度矩阵,综合全面地反映导师的能力,为进一步提高研究生培养质量提供参考。

基于ADC和AHP的舰载双波段雷达作战效能评估

针对舰载双波段雷达作战效能评估问题,提出一种基于ADC和AHP的作战效能评估方法。首先,建立了适用于舰载双波段雷达特点的ADC模型,给出了各因子的具体评估过程。然后,通过AHP给出了能力因子各指标权重系数的计算方法。最后以某舰载双波段雷达为例,给出了模型的应用实例。该模型可操作性强,能准确评估舰载双波段雷达作战效能。

面向高帧率CMOS图像传感器的12位列级全差分SAR/SS ADC设计

针对高帧率CMOS图像传感器的应用需求,提出一种结合逐次逼近型(Successive Approximation Register,SAR)和单斜坡(Single Slope,SS)结构的混合型模拟数字转换器(Analog to Digital Converter,ADC)。该ADC的分辨率为12位,其中SAR ADC实现高6位量化,SS ADC实现低6位量化。该ADC采用了全差分结构消除采样开关的固定失调并减少非线性误差,同时在SAR ADC中采用了异步逻辑电路进一步缩短转换周期。采用110 nm 1P4M CMOS工艺对该电路进行了设计和版图实现,后仿真结果表明,在20 MHz的时钟下,转换周期仅为3.3μs,无杂散动态范围为77.12 dB,信噪失真比为67.38 dB,有效位数为10.90位。

用于GEM-TPC探测器读出芯片的10 bit20 MSPS SAR ADC设计

随着大面积气体电子倍增器——时间投影室探测器的不断发展,其对读出电子学的密度和集成度要求越来越高。基于180 nm的CMOS工艺设计完成了一款10 bit、20 MSPS的逐次逼近寄存器型模数转换器原型芯片。利用该芯片结合模拟前端模块和数字信号处理器,可实现全数字化的前端读出专用集成电路用于GEM-TPC的读出。该ADC主要由DAC模块、动态比较器模块、异步时钟生成模块和SAR逻辑模块构成。仿真结果表明,输入信号频率为1.836 MHz时,ENOB为8.61 bit,内核功耗约为3.3 mW/Ch。

高精度低功耗噪声整形SAR ADC设计

针对传统无源有损积分环路滤波器相较于有源无损积分环路滤波器,具有功耗低、电路设计简单等特点,但其噪声传输函数(NTF:Noise Transfer Function)平滑,噪声整形效果较弱的问题,提出了一种无源无损的二阶积分环路滤波器,保留了无源有损积分优点的同时具有良好噪声整形效果。设计了一款分辨率为16 bit、采样率为2 Ms/s的混合架构噪声整形SAR ADC。仿真结果表明,在125 kHz带宽、过采样比为8时,实现了高信号与噪声失真比(SNDR(Signal to Noise and Distortion Ratio)为91.1 dB)、高精度(14.84 bit)和低功耗(285μW)的性能。

一种16位110 dB无杂散动态范围的低功耗SAR ADC

该文设计了一款16位、转换速率为625 kS/s的逐次逼近寄存器型模数转换器(SAR ADC)。改进的采样保持电路结构,优化了采样线性度和噪声性能。采用分段结构设计电容型数模转换器并使用混合方式的电容切换方案,减小面积和能耗。利用扰动注入技术提升ADC的线性度。比较器采用两级积分型预放大器减小噪声,利用输出失调存储技术及优化的电路设计减小了比较器失调电压和失调校准引入的噪声,优化并提升了比较器速度。芯片采用CMOS 0.18μm工艺设计和流片,ADC核心面积为1.15 mm^(2)。测试结果表明,在1 kHz正弦信号输入下,ADC差分输入峰峰值幅度达8.8 V,信纳比为85.9 dB,无杂散动态范围为110 dB,微分非线性为-0.27/+0.32 LSB,积分非线性为-0.58/+0.53 LSB,功耗为4.31 mW。

基于粗细量化并行与TDC混合的CMOS图像传感器列级ADC设计方法

针对传统单斜式模数转换器(Analog-to-Digital Converter,ADC)和串行两步式ADC在面向大面阵CMOS(Complementary Metal Oxide Semiconductor)图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行ADC设计方法.该方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时采用插入式时间差值TDC(Time-to-Digital Converter),实现了全局低频时钟下的快速转换机制.本文基于55-nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压3.3 V,数字电压1.2 V,时钟频率250 MHz,输入电压1.2~2.7 V的情况下,将行时间压缩至825 ns,ADC的微分非线性和积分非线性分别为+0.6/-0.6LSB和+1.6/-1.2LSB,信噪失真比(Signal-to-Noise-and-DistortionRatio,SNDR)为68.271 dB,有效位数(Effective Numbers Of Bits,ENOB)达到11.0489 bit,列不一致性低于0.05%.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,ADC转换速率提高了87.1%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

一种具有1~128倍可变增益放大器的低功耗Sigma⁃Delta ADC

为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma⁃Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma⁃Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB的量化误差;使用优化的反馈电路,减小了电容失配引入的误差;PGA采用轨到轨的运放电路拓扑,增大了整个芯片的电压适应范围。基于180 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明:该Sigma⁃Delta ADC在采样频率512 kHz、过采样率(OSR)为256时,峰值信噪谐波失真比(SNDR)和有效位数(ENOB)分别为75.29 dB和12.21 bit,芯片功耗仅为0.92 mW。芯片能在2.3~5.5 V宽电源电压范围内正常工作,可实现最大128 V/V的增益。适用于小型传感器的信号测量应用,可以满足小型传感器低功耗、高精度的需求。

一种基于新型低功耗开关策略的10 bit 120 MS/s SAR ADC

设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz;CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。

应用于高速图像传感器的高线性度Latch ADC

针对高速应用设备对CMOS图像传感器高速、高线性度的要求,本文在传统SS ADC(Single Slope ADC,单斜模数转换器)的基础上,实现了一款应用于图像传感器的Latch ADC,工作频率达到了600 MHz。Latch ADC可以多列像素共用一个Gray Code计数器,并通过Latch结构快速锁定和存储数据,实现了SS ADC中Counter和SRAM的功能。本文采用110 nm工艺,实现了一种高速12位Latch ADC。经过仿真验证,本文的Latch ADC具有高线性度,每次转换的周期为7.094μs,平均功率为180.3μW,转换功耗为1.279 nJ.

一种高精度流水线ADC系统设计与建模方法

针对传统模数转换器(analog to digital convertor,ADC)设计复杂度高、仿真迭代时间长的问题,提出了一种高精度ADC系统设计与建模方法。该方法以10 bit 50 MHz流水线ADC为例,首先选取分离采样架构,进行电路的s域变换理论分析;其次对电路中各种非理想噪声的表达式进行精确推导,根据系统中的运放功耗指标进行参数优化;最后分别在MATLAB和Cadence软件中建立模型,进行100点蒙特卡洛仿真。仿真结果表明,在TSMC 180 nm工艺失配下,该流水线ADC有效位数达到9.70 bit,无杂散动态范围维持在76 dB附近,微分非线性在0.3 LSB以内,积分非线性在0.5 LSB以内,核心功耗在8 mW,该分析方法在保证流水线ADC优异性能的同时,大幅提高了设计效率。

10 bit高速低功耗SAR ADC设计

基于TSMC40 nm工艺,提出一种高速低功耗逐次逼近型模数转换器。设计电路采用全差分结构,基于vcm-based电容拆分技术解决先进工艺下难以设计精准VCM电平和复杂逻辑的问题,采用double-tail动态比较器实现高速和低功耗,采用TSPC触发器设计SAR逻辑进一步提高速度和降低功耗,采用异步时序,通过环路自身产生比较器时钟,不需要外接时钟信号,降低设计复杂度。在150 MHz采样频率,1.1 V电源电压,奈奎斯特的输入频率下,对该设计进行仿真,仿真结果表明,SAR ADC的ENOB=9.93 bit,SNDR=61.6 dB,SFDR=78.6 dB。

基于改进ADC法的侦察无人机作战效能评估

针对侦察无人机系统作战效能评估问题,提出一种改进ADC评估模型。基于侦察无人机系统的作战任务及作战过程,构建出侦察无人机作战效能指标体系;在传统ADC法的基础上综合考虑作战人员保障因素和战场环境因素,结合层次分析法和模糊综合评判法对侦察无人机系统的作战效能进行评估。最后通过算例验证了该模型的可行性和有效性,评估结果显示,改进后的ADC法使得侦察无人机作战效能评估更加贴近实战。

一种具有纹波消除技术的10 bit SAR ADC

逐次逼近寄存器模数转换器(SAR ADC)在逐次逼近的过程中,电容的切换会使参考电压上出现参考纹波噪声,该噪声会影响比较器的判定,进而输出错误的比较结果。针对该问题,基于CMOS 0.5μm工艺,设计了一种具有纹波消除技术的10 bit SAR ADC。通过增加纹波至比较器输入端的额外路径,将参考纹波满摆幅输入至比较器中;同时设计了消除数模转换器(DAC)模块,对参考纹波进行采样和输入,通过反转纹波噪声的极性,消除参考纹波对ADC输出的影响。该设计将信噪比(SNR)提高到56.75 dB,将有效位数(ENOB)提升到9.14 bit,将积分非线性(INL)从-1~5 LSB降低到-0.2~0.3 LSB,将微分非线性(DNL)从-3~4 LSB降低到-0.5~0.5 LSB。

融合ADC和FPGA的通信系统自适应调制与解调技术研究

为提升通信系统信号调制解调的效果,研究结合模数转换器(ADC)和现场可编程门阵列(FPGA)设计自适应调制解调方案。ADC负责将模拟信号转换为数字信号,FPGA承担信号处理的任务,它可以根据实际信道条件和传输要求,动态选择最适合的调制方式和解调方式。实验数据显示,传入FPGA内部的信号通过脉冲宽度调制(PWM)和ADC解调后,其误码率最低为19.183%。相比于传统FPGA解调的方法,ADC解调后的信号具有较低的误码率,能够提升通信组网技术的应用效果。

一种基于分段冗余电容阵列的高速SAR ADC

高速中等精度的模数转换器是通信系统中重要的组成部分。本文提出了一种基于分段冗余电容阵列的高速逐次逼近型模数转换器(SAR ADC)设计方案。该设计方案通过引入分段冗余电容阵列,在降低了面积和功耗的同时,克服了高速采样下,DAC不完全建立对ADC性能的影响。所设计的两级动态比较器,通过噪声分析可知,在满足高速性能的前提下,提高了ADC的精度。基于SMIC55nm CMOS工艺,本文实现了一种12-bit 100-MS/s的SAR ADC。在1.2V电源电压和100MS/s的采样频率,差分输入接近满摆幅下,前仿真结果为SNDR为73.27dB,ENOB可达11.87bit。

一种sigma-delta ADC数字抽取滤波器设计与实现

数字滤波器是sigma-delta模数转换器的主要组成部分,用于对调制器输出信号的滤波和抽取。本文设计的数字滤波器是由间接型级联积分梳状滤波器组成。在说明CIC滤波器原理的基础上,通过Verilog实现并验证其功能与性能。

基于新型环形放大器的低功耗Pipelined SAR ADC

针对流水线型逐次逼近模数转换器(Pipelined SAR ADC)中残差放大器的核心运放功耗过高,从而严重限制ADC能效上限的问题,本文提出了一种新型的基于CMOS开关的自偏置全差分环形放大器(CMOS Self-biased Fully Differential Ring Amplifier,CSFRA),来替代传统运放。CSFRA通过引入CMOS开关自偏置和全差分结构,同时在非放大时序中关断电路,降低了残差放大器功耗。基于所提CSFRA,配合可降低开关功耗的检测和跳过切换方案,设计了一款12 Bit 10 MS/s的Pipelined SAR ADC。该电路基于MXIC L18B 180 nm CMOS工艺实现,实验结果表明,在10 MS/s的采样率下,该电路的SFDR和SNDR分别为75.3 dB和61.3 dB,功耗仅为944μW,其中CSFRA功耗仅为368μW。

高速ADC电路的低功耗设计与优化技术

在当今信息时代,高速模数转换器(Analog-to-Digital Converter,ADC)在数字信号处理系统中扮演着至关重要的角色,其性能直接关系到系统的整体性能和功耗。文章研究了高速ADC电路的低功耗设计和优化问题,提出了一种在电路中通过降低静态功耗和动态功耗来实现低功耗目标的设计方法。该方法具体包括电源管理的优化、低功耗器件的采用和时钟分布的优化等技术手段。这种方法有效降低了电力消耗,同时提高了ADC性能,具有一定的实用意义。