数字VLSI电路测试技术-BIST方案

分析了数字VLSI电路的传统测试手段及其存在问题,通过对比的方法,讨论了内建自测试(BIST)技术及其优点,简介了多芯片组件(MCM)内建自测试的目标、设计和测试方案。

一种选择折叠计数状态转移的BIST方案

提出了一种选择折叠计数状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等·既解决了测试集的压缩,又克服了不同种子所生成的测试模式之间的重叠、冗余·实验结果证明,建议的方案不仅具有较高的测试数据压缩率,而且能够非常有效地减少测试应用时间,平均测试应用时间仅仅是类似方案的4%·

模拟退火算法在低功耗BIST中的应用

提出了应用模拟退火算法在一定长度的测试矢量集中寻找有效测试矢量的近似最优分组 ,在尽量减少面积开销的同时减少有效测试矢量的个数 ,并且通过置入种子的方法使LFSR产生近似最优分组的矢量 ,因此在保障故障覆盖率的前提下达到了降低测试功耗的目的 .实验表明 ,采用此方法可降低测试功耗 70 %以上 ,而故障覆盖率维持不变 .此外 ,由于减少了测试矢量 ,测试时间也大为缩短 ,在实时系统中 。

约束输入精简的多扫描链BIST方案

运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容量更少,测试应用时间明显缩短,总体性能得到提升;并且能够很好地适应于传统的EDA设计流.

基于March C-算法的SRAM BIST电路的设计

针对某SOC中嵌入的8K SRAM模块,讨论了基于March C-算法的BIST电路的设计。根据SRAM的故障模型和测试算法的故障覆盖率,研究了测试算法的选择、数据背景的产生,并完成了基于March C-算法的BIST电路的设计。实验证明,该算法的BIST实现能大幅提高故障覆盖率。

基于FPGA的板级BIST设计和实现策略

为解决复杂电路板的测试问题,边界扫描、内建自测试等可测性设计技术相继发展,针对目前板级可测性设计发展状况,提出了基于FPGA的板级BIST设计策略;通过阐述存储器模块、逻辑模块和模拟模块三大部分的BIST设计,说明了基于FPGA进行板级模块BIST设计的灵活性和优势;最后,给出了在FPGA内构建BIST控制器的方法,并介绍了FPGA自测试的实现以及在板级设计过程中要考虑的问题。

基于二维测试数据压缩的BIST方案

为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试集嵌入技术的种子选择算法,将确定性的测试集压缩成很小的种子集.基于ISCAS89标准电路的实验结果表明,采用文中方案所实现的测试电路与已有方案相比:存储位数平均减少了44%,测试向量的长度平均减少了79%,硬件开销平均减少了41%.

基于BIST的FPGA逻辑单元测试方法

给出了一种基于内建自测(BIST)的测试现场可编程门阵列(FPGA)逻辑单元的方法,讨论了测试的配置结构、故障覆盖率和测试中出现的问题及解决办法.实验表明,该测试方法具有所需测试向量少、故障覆盖率高、简便适用等优点.

并行折叠计数器的BIST方案

本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的EDA设计流程.

基于扫描链结构重组的低功耗BIST方案

设计了一种改进扫描链结构的内建自测试(BIST)方案。该方案将设计测试序列发生器(TPG)中合适的n状态平滑器与扫描链的重新排序结合起来,从而达到低功耗测试且不致丢失故障覆盖率的目的。通过对15位随机序列信号的测试,发现此TPG中的n状态平滑器在降低功耗的同时还减小了故障覆盖率,遂又设计了重组扫描链的结构来解决这一问题。实验结果表明,该设计方案对于降低平均测试功耗和提高故障覆盖率都具有显著的效果。

基于BIST的动态可重构FPGA的时延故障测试方法

FPGA市场已经进入极速发展时代,不同的销售商已向市场投入更多更快的FPGA器件。随着FPGA器件的迅速发展,FP-GA的密度和复杂程度也越来越高,使大量的故障难以使用传统方法进行测试,因此,对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义。为此重点研究了动态重构FPGA及其基本结构、特点;在此基础上探讨了基于BIST技术的FPGA时延故障测试方法,并成功应用于Lattice ORCA 2C系列FPGA中。实验证明,该BIST方法是可行且有效的,并且不需要昂贵的ATE设备。

BIST可测性设计的低功耗技术

在BIST测试过程中,测试电路的加入使得数字系统的功耗明显加大,低功耗的BIST设计得到人们的广泛关注。本文介绍几种BIST的低功耗设计技术,各种方法的综合应用会使系统的功耗指标达到最佳。

一种低功耗SoC芯片的综合BIST方案

提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低芯片的测试功耗。测试实验表明,该方案既能减少测试应用时间,又能够有效地降低芯片测试功耗,平均输入跳变仅为类似方案的2.7%。

基于March X算法的SRAM BIST的设计

针对LS-DSP中嵌入的128kbSRAM模块,讨论了基于MarchX算法的BIST电路的设计。根据SRAM的故障模型和测试算法的故障覆盖率,讨论了测试算法的选择、数据背景的产生;完成了基于MarchX算法的BIST电路的设计。128kbSRAMBIST电路的规模约为2000门,仅占存储器面积的1.2%,故障覆盖率高于80%。

常数除法器的设计及其BIST实现

针对 MPEG音频、AC- 3宽带音频数据压缩标准的解码过程中的要求 ,扩展了已报道的常数除法算法 [1] ,使之适于特定应用场合 .设计实现了除数为一组常数的常数除法器 .该常数除法器使用规整的单元阵列结构构成运算的主要部分 ,不仅相当节省硅片面积 ,适于 VLSI实现需要 ,而且易于扩展 .同时针对测试和实际应用的要求 ,设计了内建自测试电路 ,使之便于嵌入整个系统 .

基于状态空间模型的线性模拟电路BIST方法

本文针对线性模拟电路，提出了一种基于系统状态变量的ＢＩＳＴ方法。该方法将系统的状态、状态变化率及输入信号进行加权求和，以此加权和作为系统的故障检测输出。将其值的大小作为判别依据，可以区分系统的正常与异常状态。此方法具有简单可靠，故障覆盖率高的特点。

一种有效的双矢量测试BIST实现方案

文章提出了一种简单有效的双矢量测试BIST实现方案,其硬件主要由反馈网络可编程且种子可重置的LF鄄SR和映射逻辑两部分构成。给出了一种全新的LFSR最优种子及其反馈多项式组合求取算法,该算法具有计算简单且容易实现的特点。最后,使用这种BIST方案实现了SoC中互联总线间串扰故障的激励检测,证明了该方案在计算量和硬件开销方面的优越性。

基于March C+算法的SRAM BIST设计

为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用March C+算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入/输出端口。仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率。

改进Tent混沌序列的数字电路BIST技术

针对目前数字电路规模变大,测试困难的特点,提出了一种基于改进Tent混沌序列的数字电路BIST技术.采用改进混沌Tent映射模型构建硬件电路并产生具有白噪声特性的"0-1"随机序列作为数字电路的自动测试生成图形,利用CRC特征电路分析输出响应,并得到混沌序列的测试响应特征码,通过特征码的不同来检测故障.研究表明,本文方法易于BIST技术实现,相比于普通M序列性能优越,能够得到更高的故障检测率和故障隔离率,适合于FPGA等大规模可编程逻辑电路的自动测试.

几种CMOS VLSI的低功耗BIST技术

在分析全扫描内建自测试(BIST)较高测试功耗的基础上,总结出几种SMOS VLSI的低功耗BIST技术方案,包括减少待测电路(CUT)输入端的翻转次数、简化线性反馈移位寄存器(LFSR) 结构、部分扫描低功耗BIST方法等。分析结果表明,这些方法不但在保证测试覆盖率的条件下,降低了测试平均功耗和峰值功耗,而且综合应用这几种方法将会使系统功耗指标达到最佳。