Virtex-5系列SRAM型FPGA单粒子效应重离子辐照试验技术研究

针对SRAM型FPGA在空间辐射环境下易发生单粒子效应,影响星载设备正常工作甚至导致功能中断的问题,开展了SRAM型FPGA单粒子效应地面辐照试验方法研究,提出了配置存储器(CRAM)和块存储器(BRAM)的单粒子翻转效应测试方法,并以Xilinx公司工业级Virtex-5系列SRAM型FPGA为测试对象,设计了单粒子效应测试系统,开展了重离子辐照试验,获取了器件的单粒子闩锁试验数据和CRAM、BRAM以及典型用户电路三模冗余前后的单粒子翻转试验数据;最后利用空间环境模拟软件进行了在轨翻转率分析,基于CREME96模型计算得到XC5VFX130T器件配置存储器GEO轨道的单粒子翻转概率为6.41×10^(-7)次/比特·天。

基于ALO-BP神经网络的SRAM读时序预测

针对芯片设计中的后仿流程采用的时序分析用时过长,且传统回归模型预测出的时序值精确度较低等问题,提出一种基于蚁狮优化(Ant Lion Optimizer,ALO)算法的反向传播(Back Propagation,BP)神经网络的读时序预测方法。对14 nm SRAM芯片进行表征,生成对应的liberty文件,提取其中的典型特征和时序参数并进行量化和归一化处理,形成相应的训练测试集。利用BP神经网络的自适应学习能力对数据集进行仿真训练,确定最优隐含层数;针对训练过程中对网络初始值非常依赖这一问题,采用蚁狮优化算法寻找均方误差最小时的网络初始权值,同时对比多种预测方法,对仿真方法和结果进行分析。实验结果表明,该模型收敛速度快、预测精度高,能对读时序进行有效预测。

基于UVM的AHB总线SRAM控制器设计和验证

阐述AHB总线的SARM控制器运行原理和特点,以System Verilog为验证语言,VCS和DVE为仿真软件,搭建了基于UVM的通用验证平台,针对待测模块设计随机化测试用例,给出基于UVM的AHB总线SRAM控制器的验证结果,检测UVM验证平台的重用性、可移植性和可靠性。

一种高精度8TSRAM存储阵列存内计算电路

为解决传统“冯·诺依曼”架构功耗墙瓶颈,提升人工智能应用中点乘求和计算能效,设计了一种基于8T静态随机存储器阵列的存内计算电路,可有效解决“内存墙”问题。通过对存储单元的偏置电压设计来稳定充放电电流,可改善位线放电线性度,提高计算准确性。同时,在保证放电电流相同的前提条件下,减少了模数转换器(ADC)阈值编码,存储阵列的面积明显减小。电路基于65 nm CMOS工艺设计,通过8×72存储阵列的并行计算结构完成了64 Byte二进制点乘累加计算功能。仿真结果表明,在3位ADC输出、8 bit比较输出模式下,使用0.8、1.2 V的核心电源电压和250 MHz的时钟频率,可达到每比特1.69 GOPS/W的计算能效。与理论值基线相比,计算输出的平均计算偏差最大为1.05%,有效提高了计算准确率,并减小了电路面积。

基于SRAM的感存算一体化技术综述

基于SRAM(静态随机存取)存储器的感存算一体化芯片架构将传感、存储和计算功能结合,通过使存储单元具备计算能力,避免了计算过程中数据的搬移,解决了冯诺依曼架构所面临的“存储墙”的问题。该结构与传感器部分结合,可以实现超高速、超低功耗的运算能力。SRAM存储器相较于其他存储器在速度方面具有较大优势,主要体现在该架构能够实现较高的能效比,在精度增强后可以保证较高精度,适用于低功耗高性能要求下的大算力场景设计。该文调研了近几年来关于感存算一体化的研究,介绍了传统感知系统和持续感知系统及感算共融系统,并介绍了基于SRAM存储器的感存算一体芯片最常见的几种计算单元结构,在电压域、电荷域和数字域考察了基于SRAM的感存算一体的研究发展,进行分析对比其优劣势,结合调研分析讨论了该领域的未来发展方向。

一种面向可容错应用的低功耗SRAM架构

提出了一种面向可容错应用的低功耗SRAM架构。通过对输入数据进行预编码,提出的SRAM架构实现了以较小的精度损失降低SRAM电路功耗。设计了一种单端的8管SRAM单元。该8管单元采用读缓冲结构,提升了读稳定性。采用打破反馈环技术,提升了写能力。以该8管单元作为存储单元的近似SRAM电路能够在超低压下稳定工作。在40 nm CMOS工艺下对电路进行仿真。结果表明,该8管单元具有良好的稳定性和极低的功耗。因此,以该8管单元作为存储单元的近似SRAM电路具有非常低的功耗。在0.5 V电源电压和相同工作频率下,该近似SRAM电路的功耗比采用传统6管单元的SRAM电路功耗降低了59.86%。

总剂量与单粒子协合效应对SRAM单粒子翻转敏感性影响的仿真研究

静态随机存储器(SRAM)在空间环境中可能会受到总电离剂量(TID)效应和单粒子效应(SEE)协合作用的影响,导致器件单粒子翻转(SEU)的敏感性发生改变。文章针对90 nm的SRAM器件,通过器件级和电路级的综合仿真手段,利用计算机辅助设计(TCAD)和集成电路模拟程序(SPICE)软件研究TID和SEE的协合作用对SRAM器件SEU敏感性的影响机制。发现:当TID和SEE作用在器件相反工作阶段(即存储相反数据)时,SEU敏感性随着总剂量的增加而增强;当TID和SEE作用在器件相同工作阶段(即存储相同数据)时,SEU敏感性随着总剂量的增加而减弱。其原因主要是SRAM的一个下拉NMOS管受到总剂量辐照发生损伤后,引起电路恢复时间和反馈时间的改变,并且恢复过程和反馈过程对SEU敏感性的贡献程度不同。以上模拟结果可为存储器件的抗辐射加固设计提供参考。

双端口SRAM抗写干扰结构的优化设计

针对双端口静态随机存储器(SRAM)通常存在写干扰而导致数据写入困难的问题,基于经典位线电平复制技术提出了一种新型的位线电平复制结构。基于SMIC 28 nm CMOS工艺对位线电平复制结构进行设计,通过优化控制逻辑的组合电路,缩短位线电平复制操作的开启时间,提高了数据写入SRAM的速度,使设计的SRAM可在更高频率下正常工作,同时降低了动态功耗。仿真结果显示,在0.9 V工作电压下,相对于经典位线电平复制结构,采用新结构设计的SRAM的写入时间缩短了约27.4%,动态功耗降低了约48.1%,抗干扰能力得到显著提升。

65 nm工艺SRAM中能质子单粒子效应研究

基于一款带错误检测与纠正(EDAC)功能的65 nm体硅CMOS SRAM,开展了中能质子对纳米级集成电路单粒子效应影响的研究。在SRAM本征工作模式和EDAC模式下,得到了2组试验结果。分析试验数据发现:在重离子与中能质子试验中,采用商用6T设计规则的电路均未发生单粒子闩锁现象,但都发生了单粒子多位翻转现象;质子单粒子效应引起的错误数已饱和,而重离子单粒子效应引起的错误数则随能量不断增加,该现象与2种粒子引起单粒子效应的机理有关。质子与重离子饱和截面的差异是由质子核反应的概率导致的,但空间错误率相近。此次试验很好地探索了中能质子对SRAM电路的影响,明确了质子与重离子导致单粒子错误的异同,为SRAM在航天上的应用奠定了基础。

SRAM单元的单粒子效应三维敏感区形状参数模拟仿真方法

为揭示静态随机存储器(SRAM)辐射效应以及内部电荷收集变化规律,从而为器件辐射效应及加固提供有效的仿真数据支撑,针对器件在轨单粒子翻转(SEU),提出一种SRAM单元的三维敏感区形状参数模拟仿真方法。首先通过器件级和电路级仿真相结合的手段,利用计算机辅助设计(TCAD)构建三维模型;然后通过仿真获得重离子从不同方向入射后的单粒子瞬态电流,将此电流作为故障注入到65 nm SRAM单元的电路级模型中仿真SEU;最终得到65 nm SRAM单元的单粒子效应(SEE)三维敏感区形状参数。

基于双MCU与双端口SRAM的高速传感系统设计

随着半导体设备的广泛使用,对传感器测量系统的需求也大大增加,传统的传感器测量系统将MCU(微控制单元)与传感器组合使用,用于实时采集、处理和分析数据,但是受限于存储容量、处理速度、测量精度等无法满足高速实时处理数据的需求。基于此,设计了一种基于双端口SRAM的高速传感系统,使用双MCU结合双端口SRAM结构实现更高的数据吞吐量和更快的处理速度。测试表明,在相同主频和相似程序工作流程下,双MCU传感系统比单MCU传感器测量系统的工作时间更快,且双MCU系统完成相同工作所需的时间随着芯片的主频的降低,差距成倍增加。研究结果为采用低主频芯片实现高实时性响应系统提供了思路。

应用OPC提升0.11μm SRAM良率

SRAM作为高速缓存,应用广泛,是逻辑工艺指标性IP,相同良率的情况下,SRAM面积的大小对工艺竞争力影响很大。公司为了提升竞争力,将SRAM面积从1.52μm^(2)缩小到1.26μm^(2)。本文通过使用OPC特殊修正,将1.26μm^(2) SRAM的良率从20%提升到了70%。

基于低电压SRAM的单元结构优化研究进展

阐述低电压技术的应用背景,综述国内外研究现状,针对低电压技术下SRAM单元结构优化面临的问题进行分析,并探讨了相应的解决策略,认为其在图像处理、语音识别、存内计算等领域具有广阔的发展空间。

14MeV中子引发SRAM器件单粒子效应实验研究

在中国原子能科学研究院的高压倍加器装置上开展了SRAM器件的14 MeV中子单粒子效应实验研究。介绍了中子的产生、中子注量率的测量和调节以及中子单粒子效应的测试等的实验方法,获得了HM628512BLP型和R1LV1616HSA型SRAM器件的14 MeV中子单粒子效应截面。前者与文献的单粒子效应截面在误差范围内一致,验证了实验方法的科学性和可行性。后者与由效应机制出发获得的理论分析结果在量级上一致,对实验结果给出了定性的解释。

基于FPGA和SRAM的智能点胶机控制系统设计

介绍了一种基于FPGA和SRAM的新型点胶机智能控制系统,可以采用手动、自动和连动三种模式对开启时间进行控制,其步进时间为0.01s,调节范围为0.01s～999.99s。此系统利用FPGA高密度、高可靠性、可反复擦写和可以现场编程、灵活调制的特点,将整个系统的大部分功能集成在FPGA里,将系统运行过程中产生的数据存放在SRAM中,利用一个4×5的矩阵键盘为输入,五位的数码管和四个LED为输出,可以很方便地对点胶机的工作状态进行控制,并在不改变硬件结构的情况下,对系统进行升级。此系统还可用作其他设备和仪器的控制开关。

FinFET器件单粒子翻转物理机制研究评述

鳍式场效应晶体管(FinFET)器件由于其较高的集成度以及运算密度,已成为未来航天应用领域的重要选择。FinFET器件的辐射敏感性与其制作工艺和工作条件息息相关。为了解FinFET器件的单粒子翻转(SEU)敏感机制,文章结合国内外开展的相关研究,从SEU机理出发,分析了器件特征尺寸、电源电压和入射粒子的线性能量传输(LET)值等不同条件对器件SEU敏感性的影响,最后结合实际对FinFET器件SEU的研究发展方向进行展望。

CMOS/SOI 4Kb SRAM总剂量辐照实验

研究了 CMOS/ SOI 4 Kb静态随机存储器的抗总剂量辐照性能 .CMOS/ SOI 4 Kb静态随机存储器采用 1K×4的并行结构体系 ,其地址取数时间为 30 ns,芯片尺寸为 3.6 mm× 3.84 m m ;在工作电压为 3V时 ,CMOS/ SOI 4 Kb静态随机存储器抗总剂量高达 5× 10 5Rad(Si) 。

一种低压低功耗Flash BiCMOS SRAM的设计

设计了一种静态随机读写存储器(SRAM)的BiCMOS存储单元及其外围电路。HSpice仿真结果表明,所设计的SRAM电路的电源电压可低于3V以下,它既保留了CMOSSRAM低功耗、高集成度的特征,又获得了双极型电路快速、大电流驱动能力的长处,因而特别适用于高速缓冲静态存储器和便携式数字电子设备的存储系统中。

SRAM单元单粒子翻转效应的电路模拟

在三维器件数值模拟的基础上,以经典的双指数模型为原型通过数值拟合得到了单粒子效应瞬态电流脉冲的表达式,在理论分析的基础上,引入了描述晶体管偏压和瞬态电流关系的方程,并将其带入电路模拟软件HSPICE中进行SRAM存储单元单粒子翻转效应的电路模拟,最后分别使用电路模拟和混合模拟两种方法得到了存储单元的LET阈值,通过在精度和时间开销上的对比,验证了这种模拟方法的实用性.

基于改进型(14,8)循环码的SRAM型存储器多位翻转容错技术研究

SRAM型存储器空间应用通常采取纠一检二(SEC-DED)的方法,克服空间单粒子翻转(SEU)对其产生的影响。随着SRAM型存储器工艺尺寸的减小、核心电压的降低,空间高能粒子容易引起存储器单个基本字多位翻转(SWMU),导致SEC-DED防护方法失效。在研究辐射效应引起的SRAM型存储器多位翻转模式特点的基础上,提出一种基于改进型(14,8)循环码的系统级纠正一位随机错和两位、三位突发错同时检测随机两位错(SEC-DED-TAEC)的系统级容错方法。基于该方法的存储器系统容错设计具有实现简单、实时性高的特点,已成功应用于某型号空间自寻的信息处理系统。仿真试验及实际应用表明,该方法可以有效防护SRAM型存储器件SWMU错误,有效提高了空间信息处理系统可靠性,可以为其它空间电子系统设计提供参考。