下一代移动通信系统高速并行Turbo译码研究与FPGA实现

在深入研究Turbo译码算法的基础上,重点分析了Log-MAP算法,并针对下一代移动通信系统B3G(Beyond3G)数据业务高传输速率的要求,提出了一种高效的基于Log-MAP译码算法的FPGA并行实现方法,并利用Xilinx公司的FPGA芯片并行实现100Mbps的译码。实验表明,对B3G系统中高速数据进行译码时,具有较好的误码性能和较理想的译码时延。

一种100 Gbit/s/400 Gbit/s光网络低时延FEC编译码的FPGA实现

在超100 Gbit/s光网络中,由于光信噪比恶化导致了误码严重等问题,因此在光网络中普遍使用前向纠错编码。传统的编码器时延大,不能满足目前高速光网络的需求,且与高速编码器相关的研究也非常少;译码器的研究大多集中在关键方程求解算法,针对降低时延方法的研究也较少。文章针对目前光网络中广泛使用的KP4前向纠错编码,即里德-所罗门(RS)(544,514)码,提出了递推并行的编、译码结构,并通过现场可编程门阵列实现,编码器吞吐量超过17 Gbit/s,延时<0.3μs,译码器吞吐量约为66 Gbit/s,延时约为0.17μs。

基于100Gbps光传输网络的RS(255,239)译码器设计

本文就基于100Gbps光传输网络的RS(255,239)译码问题,给出了一种并行译码的电路实现设计方案。该设计方案在充分考虑100Gbps光传输网络中的高速时钟需求的同时,也尽量考虑了将硬件逻辑资源的消耗降低。文中最后给出了仿真及FPGA综合结果。