适用于万兆以太网10GBASE-X的全集成单片CMOS压控振荡器

给出了一个适用于万兆以太网IEEE80 2 3ae 10GBASE -X的高线性度全集成单片环形压控振荡器电路。该压控振荡器采用TSMC 0 18μmCMOS混合信号工艺设计制造 ,由四级差分延时单元和输出驱动电路组成 ,芯片总面积为 0 3× 0 4mm2 。芯片采用 1 8V单电源供电 ,测得带直接耦合差分 5 0Ω负载时的总功耗为 78mW ,单端输出功率为 10 2dBm ,振荡频率在 2 8～ 4 0GHz有非常好的压控线性度 ,在振荡器中心频率为 3 12 5GHz时的单边带相位噪声为 - 96dBc/Hz@10MHz。

一种新型的10G以太网并行循环冗余校验设计

现有10G以太网中的循环冗余校验(CRC)编译码器不能同时兼顾计算速度与资源占用,为此,设计一种新型的10G以太网并行CRC编译码器。编码时,通过编码预处理解决不定长字节带来的CRC编码问题,简化CRC编码电路的设计。译码时,通过译码预处理分离出以太网帧的帧校验序列(FCS)域,恢复编码预处理模块输出的数据,简化CRC校验电路的设计。在实现CRC编码校验时对传统的异或运算电路进行优化,降低运算电路门延时,提高运算速度,并能自动切换CRC编码校验方法以兼容现有以太网。实验结果表明,与其他3种方法相比,该方法占用逻辑资源少,计算速度快,可实现实时性输出,同时满足10G以太网156.25 MHz的时序要求。

一种新的10GBASE-KR物理编码子层的变速箱设计

10GBASE-KR变速箱的功能是实现156.25 MHz下66 bit数据与644.53 MHz下16 bit数据之间的通信。该文在深入研究万兆以太网物理编码子层(Physical Coding Sublayer,PCS)的功能以及变速箱原理的基础上,提出一种新的变速箱实现方法,将其分成读写数据转换和异步FIFO(First In First out)两个模块,完成发送通道和接收通道的设计。该方法有效减少了存储器的数目,使存储器数目由原来的528个减少到82个。本设计使用Verilog硬件描述语言,采用Model Sim进行功能仿真,并利用EDA(Electronic Design Automation)工具完成逻辑综合。仿真结果表明,该方法实现了变速箱的功能要求,并具有面积小、速度快的特点。

下一代以太网——10吉比特以太网

下一代以太网———10吉比特以太网的标准正在制定之中 ,本文着重介绍IEEE802.3ae工作组对10吉比特以太网标准的讨论 ,并阐述了10吉比特以太网与传统以太网尤其是吉比特以太网在技术上的区别 ,最后展望10吉比特以太网的各种应用 ,尤其是在MAN和WAN领域中的应用。

10Gb/s以太网及其标准

介绍了IEEE最新提出的10Gb/s以太网标准及目前已经做的一些工作,简述了10GbE的需求、用途和技术规格。

10 GE-InfiniBand网关的研究与设计

为了使InfiniBand(简称IB)网络和万兆以太网这两种高速互连网络相互融合,实现它们之间的数据通信,本文对10GE-InfiniBand网关进行了研究设计,采用Ethernet-over-InfiniBand(Eo IB)协议并结合管道网关的设计思想,将万兆以太网的数据帧封装成IB数据报文以达到在IB网络中传输以太网数据帧的目的,实现两种网络之间的无缝融合。

万兆以太网光纤通信在FPGA上的可靠实现

为了使以FPGA作为主控的系统实现可靠、低成本的互联通信,经过权衡PCIe、SRIO与万兆以太网方案,本文研究了基于光纤的万兆以太网的可靠通信。在实际工程应用中,为了方便FPGA工程师实现万兆以太网通信,FPGA厂商会提供工作在数据链路层的万兆以太网IP核,但是数据链路层实现的以太网通信并不是无丢包、不乱序的可靠通信。赛灵斯公司提供的IP核为10 Gigabit Ethernet Subsystem。为了实现基于万兆以太网的无丢包、不乱序的可靠通信,本文基于10 Gigabit Ethernet Subsystem IP核设计了四种以太网帧:IDLE_FRAME、START_REQ_FRAME、DATA_REQ_FRAME和DATA_FRAME,及其配套的滑动窗口机制。经过硬件板卡测试显示,该方法可实现全链路速率702.65MByte/S的可靠传输,为未来多FPGA板卡的交换机互联通信打下了坚实基础。

万兆以太网技术讲座——(七):1OGbE技术应用

1 10GbE技术在局域网(LAN)中的应用 10GbE技术标准支持多模和单模两类光纤,而规范的单模光纤传输距离从干兆以太网支持的5km提高到40km.

相切环网络在智能化地下矿山中的应用

以某铅锌矿为例,针对具有多个采掘中段同时作业或多个采区资源整合的地下开采矿山,对比了单环网络和相切双环网两种网络架构,结合后期多环网接入需求和网络稳定性保障需求,对双环网核心层进行了改进,提出了一种设置2台核心交换机、采用冗余配置方案的改进型相切双环网结构。对比发现,相较于传统的单环网络,相切环网络既能保证各类数据传输稳定性,又能满足网络延时时间短要求,且网络扩展性更好。将采用相切环网络构建的多路万兆级工业以太环网,作为整个智能化矿山数据传输的基础网络平台,能够承载井下各类电子信息系统业务,并配置工业网络管理平台,提高网络管理效率,降低运维成本。

基于ZYNQ的万兆以太网流信息统计架构

ZYNQ-Ultrascale+型器件是Xilinx公司推出的MPSoC(Multi-Processor System on Chip)架构器件,上面集成了多核Cortex-A53处理器以及Ultrscale系列的FPGA(Field-Programmable Gate Array)。对如今越来越复杂的网络环境以及越来越庞大的网络数据吞吐的管理问题进行了研究,采用了ZYNQ-Ultrascale+型器件作为核心处理器,提出了一种万兆以太网流信息统计架构。通过对以太网链路的数据包进行卸载,组合成流信息进行统计分析,将统计结果传输至主机,能够完成对万兆以太网的管理。将所述的架构应用于实际的万兆以太网监控系统中,支持TCP、UDP、ICMP、ARP等协议的统计,统计延时小于5μs,最高可支持3.2k条流数量。

一种基于FPGA的万兆以太网MAC层设计与实现

针对基于软件设计的万兆以太网MAC层无法满足高速数据实时传输的发展要求,文章提出了一种基于FPGA硬件平台的万兆以太网MAC层协议的设计与实现方案。该设计方案主要利用FPGA的并行处理能力,通过Verilog硬件描述语言完成万兆以太网MAC层数据实时处理的硬件设计,实现大带宽、低延时和高可靠性的万兆以太网MAC层的数据收发功能。试验验证表明:该设计方案实现了万兆以太网高速率的数据传输,具有低延时、高性能、高可靠性与简易性等优点。

基于信号完整性的万兆通信系统的优化设计

随着信息技术的快速发展,万兆以太网在大数据网络传输中扮演着重要的角色,然而其超高的速度使其在设计改进时就必须考虑信号完整性问题。针对万兆以太网卡高速链路的改进设计问题,分析了改进前后高速串行链路的传输特点,并建立了该链路的仿真模型,通过实测眼图对仿真模型进行了验证。对于改进方案的仿真结果,从信号完整性方面进行了分析优化,并投板测试。测试结果表明,改进后万兆以太网卡信号质量与改进前相当,改进方案一次成功,网卡运行稳定,能为用户带来高效、便捷的使用体验。

万兆以太网MAC层控制器设计与实现

根据IEEE802.3和802.3ae协议,设计实现了万兆以太网MAC层控制器.文中使用交叉流水CRC和异步双口RAM技术,解决了非固定数据宽度CRC编码/校验,以及与千兆以太网兼容两个关键问题.本文实现的控制器由发送、接收和管理三个模块组成.发送接收模块除实现发送和接收数据帧功能外,还包含了流量控制和协调子层的功能.管理模块实现了对MAC层控制器的灵活配置,并能够获得丰富的统计信息.后时序仿真的结果表明,该控制器可以满足万兆以太网对带宽的要求.

基于高速以太网技术的应用探讨

高速以太网技术以其速度快、带宽高且兼容性好 ,比传统标准以太网更具有强大的功能 ,是目前计算机高速网络的一个新的领域 .本文针对高速以太网技术的重要方面 ,着重讨论了千兆以太网和万兆以太网相互存在的技术特点 ,及 1 0GbE与弹性分组数据环 (RPR)结合产生的 1 0GRPR技术 。

万兆以太网媒体访问控制层研究

为了与10Gb/s的带宽相匹配,万兆以太网MAC层内部采用64位数据宽度,156.25MHz的工作频率。数据宽度的加宽和频率的提高给万兆以太网MAC层控制器的实现带来了新的挑战。这些挑战表现在数据域边界获取,CRC编码/校验,高频电路设计以及与千兆以太网兼容等方面。文章提出了使用辅助计数、交叉流水CRC、细化流水级和异步RAM等方案来解决这些问题,并采用上述解决方案设计实现了万兆以太网MAC层控制器。对控制器进行后时序仿真的结果证实了方案的正确性和可行性。

万兆以太网物理层实现的研究

在深入研究了最新高速以太网技术--万兆以太网(10GbE)的物理层实现的基础上,提出了采用四路并行的甚短距离传输(VSR)技术实现传输距离在300m以内的局域和广域万兆以太网物理介质连接子层(PMA)和物理介质相关子层(PMD)子层的方法,从而实现了万兆以太网整个物理层的功能.该方法具有构建方便、性能稳定和成本低等优点,能够满足在局域万兆以太网和较短距离上的广域万兆以太网的数据传输.

基于万兆以太网的Cameralink数字图像光纤传输系统

针对当前工业相机在传输高分辨率和高帧频图像时的传输困难问题,设计了以FPGA为核心处理器的Cameralink数字图像光纤传输系统。系统采用SelectIO接口模块代替接口芯片,经数据处理后再通过万兆以太网模块完成2 Medium模式的Cameralink图像数据与AXI4-stream数据流之间的相互转换。实验表明:对于640×512分辨率、1 kHz帧频的2 Medium模式的Cameralink图像数据,可转化为AXI4-stream数据流进行高速、稳定的光纤传输。并在接收端将AXI4-stream数据流完整、实时地还原回2 Medium模式的Cameralink图像数据,解决了传输困难的问题,传输带宽为3.93 Gbit/s。

具有90°可调移相的万兆以太网数据判决芯片设计

介绍了用法国OMMIC公司 0 2 μmGaAsPHEMT工艺设计的具有 90°可调移相的万兆以太网数据判决芯片的模块及单元电路的结构 ,给出了仿真结果及版图 ,最后给出分析和结论 .该芯片的判决电路采用SCFL (源级耦合晶体管逻辑 )的D触发器结构 ,根据矢量叠加原理设计 ,采用差动电流放大器构成可调移相器 .该芯片可直接用于万兆以太网IEEE 80 2 3ae中 10GBASE R和 10GBASE W的物理媒介配属层的时钟数据恢复模块中 .

神东矿区井下万兆以太环网的设计与应用研究

针对煤矿井下数字通信系统多系统安装、多系统布设以及维护困难等问题,依据神东矿区区域自动化控制系统及"一网一站"系统的建设需求,提出了煤矿井下万兆以太环网的总体架构及设计原则,并对具体技术方案、网络拓扑结构等进行了设计。实际应用表明,通过"一网"的建设,将井下的数字通信统一传输到地面进行处理,不仅减少了工程施工量和节省了建设成本,同时也优化了后期的设备维护,避免了以往各个系统单独传输的弊病。

万兆以太网物理层全集成单片锁相环电路

给出了一个采用 0 .2μm Ga As PHEMT工艺实现的单片集成高速锁相环电路。芯片采用差分电感电容谐振式负跨导压控振荡器 ,总面积为 0 .9mm× 0 .7mm。采用 3.3V单电源供电 ,测得芯片总功耗为 2 83m W,输出功率约 - 1 1 d Bm,中心频率 7.2 GHz,锁定范围为± 30 0MHz。环路锁定在 7.2 GHz时 ,输出信号的峰 -峰抖动约 5 .6ps,在 5 0 k Hz频偏处的单边带相位噪声为 - 94d Bc/Hz。本锁相环电路经适当修改可应用于万兆以太网物理层 IEEE80 2 .3ae1 0 GBASE- R或 1 0 GBASE- W时钟恢复电路。