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浅析英特尔14nm工艺优势
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作者 威锋 《集成电路应用》 2016年第4期37-38,共2页
英特尔意识到在工艺制程技术同步发展的过程中,晶体管密度的竞争相当重要。不可否认英特尔新一代14nm更为出色,至少晶体管密度的优势上超过了其他对手的14/16nm工艺节点。在芯片制造业,各大代工厂尤其三星和台积电的进步非常之大,正在... 英特尔意识到在工艺制程技术同步发展的过程中,晶体管密度的竞争相当重要。不可否认英特尔新一代14nm更为出色,至少晶体管密度的优势上超过了其他对手的14/16nm工艺节点。在芯片制造业,各大代工厂尤其三星和台积电的进步非常之大,正在加快步伐缩减与英特尔的技术差距。 展开更多
关键词 集成电路制造 制程工艺 14nm FINFET
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13~14nm区类Ni氙跃迁X光激光器研究
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作者 白光 《激光与光电子学进展》 CSCD 2002年第8期20-26,共7页
关键词 13~14nm 增益系数 类Ni氙跃迁 X光激光器
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14nm路线图加速客户使用FinFET技术
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作者 丛秋波 《电子设计技术 EDN CHINA》 2012年第12期24-24,共1页
为帮助无晶圆厂客户快速开发新一代智能移动设备,GLOBALFOUND对ES推出用于下一代移动设备的优化的FinFET晶体管架构,向客户展示GLOBALFOUNDRIES14nm—XM技术三维“FinFET”晶体管的性能和功耗优势。
关键词 14nm FinFET技术 晶体管 GLOBALFOUNDRIES
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FinFET芯片TEM样品制备及避免窗帘效应方法
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作者 胡康康 王刘勇 +3 位作者 黄亚敏 郎莉莉 董业民 王丁 《微纳电子技术》 CAS 北大核心 2023年第8期1301-1307,共7页
制备高质量纳米尺度芯片透射电子显微镜(TEM)样品对于探索半导体器件结构设计、材料分布与芯片性能之间的关系具有重要的意义。使用聚焦离子束(FIB)/扫描电子显微镜(SEM)双束系统制备14 nm鳍式场效应晶体管(FinFET)截面TEM样品,制备过... 制备高质量纳米尺度芯片透射电子显微镜(TEM)样品对于探索半导体器件结构设计、材料分布与芯片性能之间的关系具有重要的意义。使用聚焦离子束(FIB)/扫描电子显微镜(SEM)双束系统制备14 nm鳍式场效应晶体管(FinFET)截面TEM样品,制备过程中从技术角度提出了两种自下而上制样方案来抑制窗帘效应。为扩大样品的可表征视场范围,在避免样品弯曲的前提下,提出了一种薄片提取方法。结果表明,离子束流越大,窗帘效应越严重,自下而上方法能有效规避窗帘效应;离子束电压30 kV时采用清洗截面(CCS)模式、5 kV/2 kV时采用矩形模式,样品台倾斜补偿角度为1.5°~3.5°,进行交叉减薄,且最终铣削长度控制在1μm时减薄效果最好;新的薄片提取方法改变了样品的铣削方向,在避免窗帘效应破坏感兴趣结构和样品弯曲的前提下,将样品的可表征视场范围扩大了5倍。研究结果对优化TEM样品制备方法以及芯片失效分析提供了参考。 展开更多
关键词 聚焦离子束(FIB) 透射电子显微镜(TEM)样品 14 nm鳍式场效应晶体管(FinFET) 窗帘效应 失效分析
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双重图形拆分技术应用及国产化研究
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作者 付静 《科学技术创新》 2023年第19期1-4,共4页
本文结合某一线半导体企业双重图形拆分EDA技术国产化项目实例加以阐述。双重图形拆分技术(DPT,Double Patterning Technique),是一种通过电子设计自动化(EDA,Electronic Design Automation)软件,实现将一层芯片版图合理拆分为两层版图... 本文结合某一线半导体企业双重图形拆分EDA技术国产化项目实例加以阐述。双重图形拆分技术(DPT,Double Patterning Technique),是一种通过电子设计自动化(EDA,Electronic Design Automation)软件,实现将一层芯片版图合理拆分为两层版图的技术。拆分后的芯片版图层,将通过两次光刻工艺曝光(Litho-Etch-Litho-Etch)来实现芯片在晶圆上的制造。该技术广泛应用于14 nm及更先进的半导体技术节点的芯片关键层生产。用于先进半导体制造领域的DPT,不仅需要突破光刻机单次曝光极限,也需提供更为合理的拆分解决方案,以期对后续光学临近修正、光刻工艺更为友好,最终提高芯片制造良率。 展开更多
关键词 DPT EDA 14 nm 光刻工艺 芯片版图
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8~14μm长波红外头罩材料 被引量:3
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作者 憨勇 刘正堂 郑修麟 《材料导报》 EI CAS CSCD 1994年第6期31-33,共3页
对比各种红外光学材料的性能认为,多晶 ZnS是综合性能优良的8~14μm长波红外头罩材料,概述了ZnS的制备工艺及其改进。
关键词 长波 红外材料 性能 硫化锌
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全球集成电路技术发展趋势研究 被引量:4
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作者 王龙兴 《集成电路应用》 2017年第11期13-16,共4页
2016年全球半导体投资支出为679亿美元,年增5.1%,有13家厂商投资支出超过10亿美元。全球研发经费超过565亿美元,年增1%。全球集成电路主流技术为16/14 nm,2016年底三星和台积电导入10 nm技术,2017年第一季度进入量产。由于10 nm是过渡... 2016年全球半导体投资支出为679亿美元,年增5.1%,有13家厂商投资支出超过10亿美元。全球研发经费超过565亿美元,年增1%。全球集成电路主流技术为16/14 nm,2016年底三星和台积电导入10 nm技术,2017年第一季度进入量产。由于10 nm是过渡性节点,2017年全球技术领先厂商将提前展开7 nm技术研发竞争。FD-SOI(全耗尽绝缘体上单晶硅)的技术路线崭露头角,备受关注。 展开更多
关键词 集成电路技术 节点制程 16/14nm FD—SOI
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各大半导体巨头制程工艺发展近况解读 被引量:1
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作者 Fison 《集成电路应用》 2016年第4期30-36,共7页
目前全球主要集成电路的制造厂家的制程已经发展到纳米(nm)级别,全球各大半导体巨头制程工艺在竞争中发展。毫无疑问,Intel是半导体工业的技术霸主,是先进制程技术的带头人。AMD是曾经的追随者,与格罗方德合作后又转向三星。台积电在GP... 目前全球主要集成电路的制造厂家的制程已经发展到纳米(nm)级别,全球各大半导体巨头制程工艺在竞争中发展。毫无疑问,Intel是半导体工业的技术霸主,是先进制程技术的带头人。AMD是曾经的追随者,与格罗方德合作后又转向三星。台积电在GPU领域有崇高地位,能否再创辉煌,业界拭目以待。三星14nm Fin FET的规模化量产,使得三星成为全球半导体领域的新霸主。制程工艺的极限将推动集成电路制造技术产生革命性创新。 展开更多
关键词 集成电路制造 制程工艺 14nm FIN FET
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一种占空比可调的高速电平转换电路
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作者 刘紫璇 刘兴辉 +2 位作者 王绩伟 牛博 孙嘉斌 《微电子学》 CAS 北大核心 2019年第6期798-801,共4页
提出一种占空比可调的高速电平转换电路,能够将频率高达1.33 GHz的低电压域信号提升至高电压域输出。在传统电平转换电路的基础上,增加了占空比调节电路,使得电路工作在不同I/O域时,通过调整接入的PMOS管数量来间接调整控制管的宽长比,... 提出一种占空比可调的高速电平转换电路,能够将频率高达1.33 GHz的低电压域信号提升至高电压域输出。在传统电平转换电路的基础上,增加了占空比调节电路,使得电路工作在不同I/O域时,通过调整接入的PMOS管数量来间接调整控制管的宽长比,进而实现占空比可调。增加了快速响应电路,引入首尾相接的反相器组,通过正反馈功能,加速实现电平转换。基于Global Foundry 14 nm CMOS工艺进行电路设计,采用SPECTRE软件进行仿真。仿真结果表明,该电路能够实现从0.9 V核心电压到2.5 V I/O电压的稳定转换,传播延时为225 ps,占空比为49.63%。当高电压域电压变换为1.8 V后,通过占空比调节电路,使占空比仍可保持在50%左右。 展开更多
关键词 电平转换电路 占空比 多电压域 14 nm CMOS工艺
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从纳米制程看晶圆代工之争
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作者 技闻 《集成电路应用》 2016年第3期42-42,共1页
芯片的加工技术从传统的平面晶体管发展到立体晶体管,14/16nm技术使得芯片中的标准单元更小,增强运算效率、降低耗电量以满足轻薄的移动需求。未来将进入10nm技术时代,商业竞争将带来更加省电、轻薄的手机,这要感谢摩尔定律所带来的好处。
关键词 纳米制程 立体晶体管 14/16nm
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Device and circuit analysis of a sub 20 nm double gate MOSFET with gate stack using a look-up-table-based approach
11
作者 S Chakraborty A Dasgupta +3 位作者 R Das M Kar A Kundu C K Sarkar 《Journal of Semiconductors》 EI CAS CSCD 2017年第12期37-41,共5页
In this paper, we explore the possibility of mapping devices designed in TCAD environment to its modeled version developed in cadence virtuoso environment using a look-up table (LUT) approach. Circuit simu- lation o... In this paper, we explore the possibility of mapping devices designed in TCAD environment to its modeled version developed in cadence virtuoso environment using a look-up table (LUT) approach. Circuit simu- lation of newly designed devices in TCAD environment is a very slow and tedious process involving complex scripting. Hence, the LUT based modeling approach has been proposed as a faster and easier alternative in ca- dence environment. The LUTs are prepared by extracting data from the device characteristics obtained from device simulation in TCAD. A comparative study is shown between the TCAD simulation and the LUT-based alternative to showcase the accuracy of modeled devices. Finally the look-up table approach is used to evaluate the perform- ance of circuits implemented using 14 nm nMOSFET. 展开更多
关键词 14 nm double gate MOSFET look-up table VerilogA
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