3-DES IP核的VerilogHDL设计

首先介绍了3-DES算法的加密/解密原理,在此基础上,采用流水线技术,设计了一种高速的3-DES加/解密IP核,并用VerilogHDL语言描述其中的各个模块。为了能更好地与其他IP核互联,为该IP核设计了输入输出控制信号,同时将其下载到FPGA中进行验证,获得了良好的性能。

可重构DES、3-DES加减密系统设计

针对目前密码算法软件实现和ASIC实现的局限性,提出可重构加减密系统设计;在分析DES和3-DES算法原理的基础上,通过减少3-DES的密钥长度,设计新型的3-DES加减密系统;综合新型3-DES加减密系统和DES加减密系统,设计基于可重构硬件的DES、3-DES加减密系统,该系统在xinlinx在Virtex-E系列FPGA上成功实现;实验结果显示,该系统兼有软件实现的灵活性和硬件实现的可靠性、高效性、安全性,硬件资源少,同时可以成功抵制密码攻击,密码分析和线性分析。

3-DES算法的一种硬件实现

介绍了3-DES加密算法的一种硬件实现结构,并给出了基于Altera公司的FPGA实现方案。采用多级流水线,充分利用FPGA内部结构,在每个系统时钟下完成一次3-DES加密,适用于对大量数据进行高速加密。

高速3-DES算法IP核的设计与实现

信息加密是一种解决网络信息安全问题最直接有效的方法。为了满足大量连续数据加解密的需求,通过对流水结构的优化,对子密钥生成与选通模块的并行设计,开发了一种高速3-DES算法IP核,具有很好的灵活性和适应性,适用于宽带高速网络设备。该IP核采用专用集成电路设计的方法,可用于片上系统的设计,通过仿真可知其最高加解密速率能够达到6.05 Gb/s。

基于3-DES算法的FPGA加密应用

阐述了一种针对SRAM工艺FPGA的加密保护方案,并给出了主要模块的实现结构。该方案应用当前流行的3-DES算法对校验数据加密,可靠性高,占用资源少,具有较高的实际应用价值。

现场可编程器件3-DES算法IP核的设计

介绍了DES和3-DES算法的概要,给出了一种电路实现模型,并基于Xilinx公司的FPGA器件设计了IP核,描述了IP核设计中主要模块的设计方法。

3-DES算法的FPGA高速实现

用FPGA高速实现3-DES算法的设计要点并给出关键部分的设计与实现。

3-DES算法的FPGA高速实现

介绍3-DES算法的概要;以Xilinx公司SPARTANII结构的XC2S100为例,阐述用FPGA高速实现3-DES算法的设计要点及关键部分的设计。

由虹膜图像生成3-DES密钥的加密方法

介绍虹膜生物特征生成密钥的过程,在此基础上,采用3-DES算法对机密图像进行加密。图像加密方案中,将生物特征技术引入其中,成功获得了所需要的比特位,通过对128比特位进行处理,得到了3-DES算法所需要的密钥,其试验结果表明加密的结果良好,达到了预期的目的。

基于FPGA的3-DES双向数据传输高速加/解密芯片设计

介绍了DES和3-DES算法,并阐述了用FPGA芯片进行高速硬件加/解密的设计方法以及关键问题的解决方案,最后利用Altera公司的Cyclone Ⅱ EP2C70F896C8器件设计了一款3-DES双向数据传输加/解密芯片,从而将复杂的加/解密运算通过FPGA单芯片实现,提高了加密速度和破译难度。

基于3-DES的数字签名的研究及其实现

3-DES虽然是一种过渡的数据加密标准,在各行业各部门获得了广泛的应用。本文介绍了3-DES算法的原理,分析了3-DES算法的安全性能,并将其应用于电子公文传输中数字签名的基本保障。

专业市场税收征管信息系统

运用Oracle9i大型数据库、PowerBuilder8.0、VC++6.0、3-DES数据加密算法、线性回归算法和报文交易技术以及语音卡编程技术开发了一套通用的专业市场税收征管信息系统软件,解决了专业市场管理中普遍存在的逃税漏税严重、征税难、交税难和定额评定难等实际问题,实现了银行与税务异构平台之间的数据实时交换与共享。

一个信息安全传输系统的设计与实现

通过对现代密码学加密体制的分析讨论,设计了一个信息安全传输系统。该系统组合运用了多种加密算法,较好的实现了信息在网络环境下的安全传输,并具有数字签名的功能。