应用于3D集成的高密度Cu/Sn微凸点键合技术

3D-IC技术被看作是应对未来半导体产业不断增长的晶体管密度最有希望的解决方案,而微凸点键合技术是实现3D集成的关键技术之一。采用电镀工艺制作了直径为50μm、间距为130μm的高密度Cu/Sn微凸点,分析了不同预镀时间及电流密度对Cu微凸点形成质量的影响,并使用倒装焊机实现了高密度Cu/Sn微凸点的键合。利用直射式X射线、分层式X射线对键合样片进行无损检测,结果表明键合对准精度高,少量微凸点边缘有锡被挤出,这是由于锡层过厚导致。观察键合面形貌,可以发现Cu和Sn结合得不够紧密。进一步对键合面金属间化合物进行能谱分析,证实存在Cu6Sn5和Cu3Sn两种物质,说明Cu6Sn5没有与Cu充分反应生成稳态产物Cu3Sn,可以通过增加键合时间、减少Sn层厚度或增加退火工艺来促进Cu3Sn的生成。

“存储＋逻辑”3D集成电路的硅通孔可测试性设计

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6.

3D-ACC:基于3D集成电路的卷积神经网络加速结构研究

在深亚微米工艺下,通过持续增大芯片规模来提升计算能力,会导致芯片工作频率降低、功耗剧增、计算效率下降等问题。因此,利用3D集成电路技术,提出并量化研究了一种将二维脉动阵列映射到3D集成电路上的卷积神经网络加速器3D-ACC,并设计了一种高效的卷积映射计算方法,构建了其性能模型,量化分析了不同设计参数对3D-ACC性能和效率的影响。实验结果表明,当采用四层64×64脉动阵列的堆叠结构时,3D-ACC的峰值计算性能达32 TFLOPS,测试VGG-16、ResNet-50以及Inception V3模型时的实际计算效率可达47.4%、37.9%及40.9%。与相同计算单元规模的二维加速器2D-ACC相比,3D-ACC的计算效率及性能优势明显,实际计算性能分别是后者的1.51、1.69以及1.61倍。探索了3D集成电路在神经网络加速器设计的优势,对进一步提升神经网络加速器性能具有一定参考价值。

3D集成的发展现状与趋势

三维集成技术的发展是技术与理念的革新过程,本文根据集成封装技术的的发展历程,提出三维集成的发展特点,阐述理念的突破如何引导技术发展,以此为主线,可以更有逻辑性的了解三维集成的发展历史与趋势。封装从器件级向系统级的发展促使了多种系统级封装概念的出现;垂直堆叠方式推动互连长度不断降低;与晶圆级封装的结合可以大幅度降低成本;从同质向异质的转变则集成了多种学科、材料与技术,是实现复杂的系统的基础。

3D-MMA：基于3D集成电路的矩阵乘加速结构

脉动阵列结构规整、吞吐量大,适合矩阵乘算法,广泛用于设计高性能卷积、矩阵乘加速结构。在深亚微米工艺下,通过增大阵列规模来提升芯片计算性能,会导致频率下降、功耗剧增等问题。因此,结合3D集成电路技术,提出了一种将平面脉动阵列结构映射到3D集成电路上的双精度浮点矩阵乘加速结构3D-MMA。首先,设计了针对该结构的分块映射调度算法,提升矩阵乘计算效率;其次,提出了基于3D-MMA的加速系统,构建了3D-MMA的性能模型,并对其设计空间进行探索;最后,评估了该结构实现代价,并同已有先进加速器进行对比分析。实验结果表明,访存带宽为160 GB/s时,采用4层16×16脉动阵列的堆叠结构时,3D-MMA计算峰值性能达3 TFLOPS,效率达99%,且实现代价小于二维实现。在相同工艺下,同线性阵列加速器及K40 GPU相比,3D-MMA的性能是后者的1.36及1.92倍,而面积远小于后者。探索了3D集成电路在高性能矩阵乘加速器设计中的优势,对未来进一步提升高性能计算平台性能具有一定的参考价值。

3D集成技术在尖端领域的应用及其发展趋势

近年来,随着微电子系统不断向微小型化发展,3D集成技术的开发和应用倍受关注。3D技术通常使用硅通孔把RF前端、信号处理、存储、传感等功能垂直集成在一起,从而达到增强功能密度、缩小尺寸和提高可靠性的目的。3D集成微系统的集成度和效率比传统电子系统提高了上百倍。以片上系统和封装中系统两大主流3D技术为例,对其在当前微电子领域,特别是在卫星、航天等科技领域的发展现状和产品特性进行了介绍,并对该技术所面临的挑战和未来发展方向做了分析预测。

用于3D集成中的晶圆和芯片键合技术(英文)

3D集成技术包括晶圆级、芯片与晶圆、芯片与芯片工艺流程,通过器件的垂直堆叠得到其性能的提升,并不依赖于基板的尺寸和技术。所有的报道均是传输速度提高,功耗降低,性能更好及更小的外形因素等优势使得这种技术的名气大振。选择晶圆或芯片级集成的决定应基于几个关键因素的考虑。对于不同种类CMOS、非CMOS器件间的集成,芯片尺寸不匹配引发了衬底的变化(如300mm对150mm).芯片与晶圆或芯片与芯片的堆叠也许是唯一的选择。另外,当芯片的成品率明显地不同于晶圆与晶圆键合方法时,在堆叠的晶圆中难以使确认好芯片的量达到最大。在这种情况下,应将一枚或两枚晶圆划切成小芯片并仅将合格的芯片垂直地集成。只要适当地采用晶圆与晶圆键合工艺便可实现高成品率器件同类集成。晶圆间键合具有最高的生产效率,工艺流程简便及最小的成本。满足选择晶圆级或芯片级工艺总的工艺解决方案应结合对准和键合细节来考虑决定最终的设备选择和工艺特性。所有这些工艺的论证证实对于多数产品的制造3D集成是可行的,而且有些也已成为生产的主流。

TSV技术持续突破提升3D集成电路成本效益

从制造商的立场来看,除非实现硅穿孔(TSV)所增加的成本以及随之而来的所有工艺步骤都能够因为芯片性能优势而得到大部分的补偿,或是工艺与材料成本大幅降低,才可能加速3D IC的量产。在2015欧洲3D TSV高峰会上,提到一个重要的问题:如何才能将拥有成本平均分配到整个供应链?

基于LTCC的3D异质集成低通滤波器

在射频应用中,低温共烧陶瓷(LTCC)技术是关键技术路线之一,然而使用单一介质的LTCC技术的性能很局限。为此,文中对基于LTCC的3D异质集成技术进行研究,通过调节流延配方、烧结速度、烧结温度、保温时间等工艺参数,设计异质匹配共烧的烧结行为控制、界面相容性和组织性能调控方案,开发出稳定可靠的LTCC集成工艺,给出基于LTCC异质集成的器件仿真设计、3D集成制备方法,并制作了一款共烧界面结合完好、性能优越的LTCC异质集成低通滤波器进行验证。验证结果表明,该异质集成技术的瓷粉性能指标和可加工特性满足使用要求,预期能够得到广泛应用。

智能算法辅助集成成像3D显示技术现状与发展

回顾了集成成像3D显示技术的发展,阐述了智能算法辅助下该技术的发展现状,并展望了智能算法辅助集成成像3D显示技术在性能、效率方面的提升与其在娱乐、医疗等领域的应用发展。

2.5D/3D硅基光电子集成技术及应用

全球网络流量急速增长,数据传输所需带宽和能源消耗也随之快速增加,传统电子信息互联架构已无法满足日益增长的带宽和节约能耗的需求。硅基光电子技术具有带宽高、能耗低并且可以利用成熟的互补金属氧化物半导体(CMOS)技术将光子集成电路和电子集成电路大规模集成在硅衬底上等优势,能满足下一代数据传输系统的迫切需求。2.5D/3D硅基光电子集成技术可以有效缩短光芯片和电芯片之间电学互连长度、减小芯片尺寸,从而减小寄生效应、提高集成密度和降低功耗。文章介绍了硅基光电子集成技术的不同方案和最新进展,并展望了硅基光电子芯片结合2.5D/3D集成技术在数据通信、激光雷达、生化传感以及光计算等领域的应用前景。

新型硅基3D异构集成毫米波AiP相控阵列

基于硅基3D异构集成工艺,提出了一种低剖面、轻质化2×2硅基毫米波AiP阵列,内部集成了微带贴片天线阵列、单通道Ga As收发放大芯片、四通道SiGe幅相多功能芯片和电源调制电路等。采用硅片与低介电常数材料相结合的方式,降低天线衬底的复合介电常数,提升辐射效率和增益。通过高深宽比TSV和高密度微凸点,实现微波信号、数字信号和电源的垂直传输,对外采用标准的BGA端口。测试结果表明:在34~36 GHz内,2×2硅基AiP的等效全向辐射功率大于31.5 dBm,接收增益大于22 dB,射频输入口回波损耗小于-13 dB,具有5位移相、5位衰减功能,外形尺寸为12.0 mm×14.0 mm×2.6 mm,重量仅为0.75 g,可实现±30°的波束扫描。

BIM-3D扫描集成在装配式建筑施工现场的应用研究

装配式建筑的快速发展已受到建筑业广泛关注,然而其施工过程中的偏差通病严重阻碍了装配式建筑的发展.虽然BIM技术在建筑行业中的应用日趋成熟,但其大多被应用于建筑生命周期的设计阶段,无法有效指导装配式建筑的现场拼装工作.因此,本文提出BIM-3D扫描集成应用,为装配式建筑施工现场管理提供理论支持,并以某钢结构厂房为例进行应用研究.

用于3D封装的带TSV的超薄芯片新型制作方法

提出了一种应用于3D封装的带有硅通孔(TSV)的超薄芯片的制作方法。具体方法为通过刻蚀对硅晶圆打孔和局部减薄,然后进行表面微加工,最后从硅晶圆上分离出超薄芯片。利用两种不同的工艺实现了TSV的制作和硅晶圆局部减薄,一种是利用深反应离子刻蚀(DRIE)依次打孔和背面减薄,另一种是先利用KOH溶液湿法腐蚀局部减薄,再利用DRIE刻蚀打孔。通过实验优化了KOH和异丙醇(IPA)的质量分数分别为40%和10%。这种方法的优点在于制作出的超薄芯片翘曲度相较于CMP减薄的小,而且两个表面都可以进行表面微加工,使集成度提高。利用这种方法已经在实验室制作出了厚50μm的带TSV的超薄芯片,表面粗糙度达到0.02μm,并无孔洞地电镀填满TSV,然后在两面都制作了凸点,在表面进行了光刻、溅射和剥离等表面微加工工艺。实验结果证实了该方法的可行性。

一种与2D物理设计流程兼容的3D测试基准电路的生成系统

提出一种与2D物理设计流程兼容的3D测试基准电路生成系统,并以IBM-PLACE测试基准电路为测试试例做了转换实验,提供一套3D测试基准电路。通过此系统,可以根据输入文件的不同,自动转换为对应的Bookshelf库文件或者DEF库文件,实现物理设计库中的电路的互联线网连接信息,标准单元尺寸、端口信息,标准单元坐标信息以及布局信息自动转换。可以将任意2D电路设计转换为3D测试基准电路,并且兼容2D集成电路的物理设计流程,可在传统物理设计EDA工具中布局布线。最终,可以实现自定制的3D测试基准电路。

3D异构集成的多层级协同仿真

3D异构集成技术是未来电子行业的关键技术,促使电子系统朝着高性能、低延迟、小尺寸、轻质量、低功耗和低成本的方向发展。然而,随着信号传输速率和带宽的提高,异构集成系统各层级之间的相互干扰愈发显著,亟需多层级的协同仿真技术来捕获这种干扰,从而避免多次迭代造成的经济和时间成本增加。多层级协同建模和仿真技术可实现跨芯片-封装-系统领域的多层级协同开发以及跨电学、热学、机械学的多物理场协同分析,是实现3D异构集成的重要保障。介绍了异构集成协同仿真的基本概念,详述了协同仿真关键技术的发展和研究现状,总结了协同仿真的挑战和发展趋势。

3D打印技术在电化学传感装置构建中的应用

电化学传感器具有价格低廉、易于集成和灵敏度高的优点,目前在可穿戴技术、生物传感等方面得到广泛应用。3D打印技术是一种新型的增材制造(Additive Manufacturing, AM)技术,其集成计算机软件和硬件技术设计制作个性化的装置,可实现微观结构的精确控制,以满足特殊需求。本综述着眼于3D打印技术在电化学传感器构建方面的应用,简要介绍了3D打印技术用于设计制作电化学传感器的材料和主要方式,重点总结了近期3D打印技术在电化学池和工作电极构建上的应用及研究。

裸视3D显示技术概述

裸视三维(3D)显示中,观看者无需配戴眼镜等任何助视设备就能观看到立体效果。随着人们对3D显示的认识不断加深,已提出多种裸视3D显示技术。本文综述了目前主流的裸视3D显示技术,包括光栅3D显示、集成成像3D显示、体3D显示和全息3D显示的基本原理及特性。

以密度为导向的3D芯片的布局设计

3D芯片通过垂直集成提高了芯片的集成度,成为当前半导体产业发展最快的技术之一,被认为是一种延续摩尔定律增长趋势的新方法。硅通孔(TSV)设计是3D芯片设计的关键技术,其可靠性是影响3D芯片良率的主要因素。针对3D芯片的TSV结构进行研究,为多个垂直堆叠裸晶设计密度为导向的TSV布局结构,为后续TSV容错设计提供基础。

基于HITOC DK与3DIC Integrity的3DIC芯片物理设计

使用了Cadence 3DIC Integrity工具,并结合芯盟特有的HITOC(Heterogeneous Integration Technology On Chip)Design Kit,进行了3DIC(3D异构集成)逻辑堆叠逻辑类型芯片的后端实现。项目中对于Cadence 3DIC Integrity工具中的proto seeds(即最小分布单元)进行了拆分、分布、定义等方面的研究优化;并且对于顶层电源规划与Hybrid Bonding bump间的布线排列进行了算法优化,在不影响电源网络强壮性的情况下尽可能多地获得Hybrid Bonding bump数量,从而增加了top die与bottom die间的端口数。最终结果显示,在与传统2D芯片实现的PPA(性能、功耗、面积)对比中,本实验获得了频率提升12%、面积减少11.2%、功耗减少2.5%的收益。