3D-IC类同轴屏蔽型TSV的热力响应分析及结构优化

硅通孔(TSV)是解决三维集成电路(3D-IC)互连延迟问题的关键技术之一。TSV内部结构的变形失效,大多是由循环温度载荷产生的交变应力引起的。从信号完整性角度考虑,建立了接地TSV形状分别为圆柱形和椭圆柱形的类同轴屏蔽型TSV模型。基于最大Mises应力准则,对比分析了循环温度载荷对2种类同轴屏蔽型TSV热应力-应变的影响及最大应力点的主要失效形式。最后综合考虑TSV的几何参数对导体和凸块危险点Mises应力的影响,对椭圆柱形类同轴屏蔽型TSV结构进行多目标优化,将2种最优结构中2个危险点的Mises应力分别降低15.10%、17.18%和18.89%、6.74%。为提高TSV热可靠性的优化设计提供参考。

基于Cadence Integrity 3D-IC的异构集成封装系统级LVS检查

随着硅工艺尺寸发展到单纳米水平,摩尔定律的延续越来越困难。2D Flip-Chip、2.5D、3D等异构集成的先进封装解决方案将继续满足小型化、高性能、低成本的市场需求,成为延续摩尔定律的主要方向。但它也提出了新的挑战,特别是对于系统级的LVS检查。采用Cadence Integrity 3D-IC平台工具,针对不同类型的先进封装,进行了系统级LVS检查验证,充分验证了该工具的有效性和实用性,保证了异构集成封装系统解决方案的可靠性。

层间微通道液体冷却3D-ICs的仿真研究

近年来,随着半导体工业的迅速发展,芯片特征尺寸逐渐减小逐渐接近极限,为此提出三维集成电路(3D-ICs),集成度显著提高,但同时也造成芯片功率密度成倍增加,层间微通道液体冷却因其结构紧凑、传热效果较好、压降低等优点成为备受关注的焦点。本文采用仿真工具3D-ICE建立带有层间微通道液体冷却的不同通道类型的3D-ICs模型,模拟分析层间通道的物性参数如通道壁厚/针肋直径、通道高度、制冷剂流速/达西速度对三维芯片温度分布的影响情况。结果表明,给定条件下,热点温度随通道壁厚/针肋直径的增加而减少,在50~100变化快,温降最高可达1.309℃,随后趋于稳定;热点温度随通道高度变化的变化因通道类型而异,矩形直通道Tmax在0~1间迅速降低,随后逐渐升高,线性微针肋Tmax在一定范围内较矩形直通道平缓下降,随后缓慢升高或趋于平稳;热点温度随制冷剂流速/达西速度的增加而降低,且变化逐渐平缓。

考虑硅衬底效应的基于TSV的3D-IC电源分配网络建模

基于硅通孔TSV的3D-IC在电源分配网络PDN中引入了新的结构——TSV,另外,3D堆叠使得硅衬底效应成为不可忽略的因素,因此为3D-IC建立PDN模型必须要考虑TSV以及硅衬底效应。为基于TSV的3D-IC建立了一个考虑硅衬底效应的3DPDN模型,该模型由P/G TSV对模型和片上PDN模型组成。P/G TSV对模型是在已有模型基础上,引入bump和接触孔的RLGC集总模型而建立的,该模型可以更好地体现P/G TSV对的电学特性;片上PDN模型则是基于Pak J S提出的模型,通过共形映射法将硅衬底效应引入单元模块模型而建立的,该模型可以有效地反映硅衬底对PDN电学特性的影响。经实验表明,建立的3DPDN模型可以有效、快速地估算3D-IC PDN阻抗。

一种面向3D-IC中TSV阵列的动态双重自修复方法

硅通孔(TSV)是三维集成电路(3D-IC)的关键技术之一,缺陷TSV的片上自修复对于提升3D-IC的可靠性具有重要意义。针对现有片上缺陷TSV自修复方式对冗余TSV数量依赖性较高、可靠性较低等问题,提出了一种包含硬修复和软修复的双重自修复方法。该方法既可以对随机出现的缺陷TSV进行冗余TSV替换,从而实现硬修复;也可以在冗余TSV数量不足时,通过两种不同的软修复策略,对信号进行"并串-串并"转换,实现局部范围内的软修复。该方法能有效减少由大量冗余TSV造成的面积开销,降低缺陷TSV修复率对冗余TSV数量的依赖性,提高缺陷TSV的修复率和3D-IC的可靠性。

带缓冲器的3D-IC时钟布线

为了在基于TSV的3D-IC中实现成本效率高的时钟树布线,介绍一个3D时钟树综合算法.对于一个给定抽象时钟树的拓扑结构,给出了一个3D时钟树嵌入算法来最小化TSV个数。如果没有给定抽象树拓扑结构,提出了一个NN-3D算法来生成抽象树.最后,插入缓冲器来进一步降低时钟树的延时以及最大负载电容.这几个步骤连接起来就形成一个完整的时钟树综合算法.通过Matlab建模验证,这个算法在布线总长度、延时、功耗以及TSV个数等各方面综合考量下获得了很好的效果,进一步降低了3D-IC的成本以及功耗散热问题.

基于Cadence 3D-IC平台的2.5D封装Interposer设计

2.5D先进封装区别于普通2D封装,主要在于多了一层Silicon Interposer(硅中介层),它采用硅工艺,设计方法相比普通2D封装更为复杂。而高带宽存储(High Bandwidth Memory,HBM)接口的互连又是Interposer设计中的主要挑战,需要综合考虑性能、可实现性等多种因素。介绍了基于Cadence 3D-IC平台的Interposer设计方法,并结合HBM接口的自动布线脚本可以快速实现Interposer设计;同时通过仿真分析确定了基于格芯65 nm三层金属硅工艺的HBM2e 3.2 Gb/s互连设计规则,权衡了性能和可实现性,又兼具成本优势。

用于3D-IC芯片间时钟同步电路的改进型SAR的设计

针对三维集成电路芯片间时钟同步电路的要求,设计一种用于全数字延时锁定环的改进型逐次逼近寄存器,以消除由于硅通孔延时波动引起的时钟偏差.采用TSMC 65 nm CMOS工艺标准单元实现改进型逐次逼近寄存器控制器,仿真结果表明其在250 MHz^2 GHz的频率范围内能有效地消除硅通孔延时波动引起的时钟偏差.

3D-IC中基于时分复用的TSV蜂窝容错设计

三维芯片(3D-IC)通过硅通孔(TSV)技术来实现电路的垂直互连,延续了摩尔定律,但在制造、绑定等过程中,TSV容易引入各类缺陷。添加冗余TSV是解决该问题的有效方法之一,但TSV面积开销大、制造成本高。提出一种基于时分复用(TDMA)的TSV蜂窝结构容错设计方案,它基于时间对信号TSV进行复用。实验结果表明,与一维链式TDMA结构相比,蜂窝TDMA结构提高了30%的故障覆盖率,并且故障覆盖率随着蜂窝阵列的扩展持续提升。在64TSV阵列中,与一维TDMA结构相比,蜂窝拓扑结构的面积开销降低了10.4%。

两层堆叠3D-IC层间液体冷却流动及换热特性

随着电路层的垂直堆叠,三维集成电路(3D-IC)的功耗密度成倍增加。具有良好散热能力的层间液体冷却是一种非常有效的方法。采用数值模拟的方法研究了雷诺数在150~900范围内面积为1cm^2,针肋直径为100μm,通道高为200μm,通道间距为200μm的带有层间顺排微针肋两层芯片堆叠3D-IC内流体流动与换热特性。结果表明:与相应尺寸的矩形通道结构相比,带有层间顺排微针肋液体冷却3D-IC具有良好的换热效果。在雷诺数为770时,芯片的功率高达250W,其体积热源相当于8.3kW/cm^3;较矩形结构通道,顺排微针肋结构的热源平均温度和热源最大温差只有46.34,13.96K,分别减小了13.26,21.34K。

尿毒症患者透析前后血清C3、C3d和C3d-IC水平的变化

各种急慢性肾病所致的尿毒症患者，常因肾功能衰竭导致体内毒性代谢产物蓄积和免疫功能紊乱，而血液透析疗法有望使这一状况得到改善［１］。本文测定尿毒症患者血透前后血清Ｃ３、Ｃ３ｄ及荷Ｃ３ｄ免疫复合物（Ｃ３ｄＩＣ）的水平变化，现报告如下。１材料与方法１１...

层间叉排微针肋液体冷却3D-IC流动及换热特性

用数值模拟的方法,研究了散热面积为1cm^2带有层间微散热结构双面均热发热3D-IC内部流体层流流动与换热,对体积流量在36~290mL/min范围内,通道高度为200μm,通道间距为200μm的带有矩形微通道和叉排微针肋液体冷却3D-IC(three-dimensional integration circuit)的流动与换热进行了分析.结果表明:带有层间叉排微针肋液体冷却3D-IC具有良好的换热效果,在热流密度为1.25MW/m^2,体积流量为290mL/min时,其发热面平均温度、最大温度只有318.31,323.16K,分别最大减小了12.31,20.14K,此时的功率为250W、体积热源为8.3kW/cm^3.

3D IC中全铜互连热应力分析

三维集成电路(Three-Dimensional Integrated Circuit,3D IC)技术相比于二维封装形式具有互连长度短、异构集成度高、功耗低以及封装尺寸小等特点.因为铜基体具有优异的导电性、抗电迁移性和机械性能,全铜互联结构替代了焊球作为连接结构应用于3D IC中.本文通过数值模拟研究了含有全铜互连和微流道结构的3D IC模型在循环温度载荷下的热可靠性,分析了全铜互联高度对模型内部热应力的影响.结果表明,全铜互连部分的最大热应力与铜柱所处的空间位置相关,离模型中心越远,铜柱内的变形越大.同时,最危险铜柱内部应力分布和变形情况表明,由于铜柱上下端面所受载荷性质不同,铜柱在热载荷作用下的Mises应力大致呈左右及上下对称分布.这会导致铜柱的潜在失效模式是轴向压缩和剪切共同作用下的断裂或损伤.另外,最大Mises应力随铜柱高度的增加而逐渐减小,当铜柱高度为300 gm时最大Mises应力趋于稳定,可以为全铜互连可靠性设计提供参考.

3D IC-TSV技术的散热特性研究

基于3D IC—TSV互连技术,提出了考虑硅通孔的温度解析模型,Matlab分析表明:在芯片堆叠层数及芯片工作状态相同的情况下,考虑硅通孔之后的芯片温度比未考虑硅通孔时要低;在通孔直径不变的情况下,最高层芯片温度随间距P的增大而增大;在间距P不变的情况下,最高层芯片的温度随通孔直径D的减小而增大。通过热分析软件Icepak件对模型进行仿真,所得结果与Matlab仿真结果相对比,误差相差甚小,充分说明了硅通孔对芯片散热的有效性。

层状Al_(2)O_(3)/EP复合材料的可控制备及性能研究

采用冰模板法构筑具有层状结构的Al_(2)O_(3)三维网络骨架,并通过真空浸渍工艺制备出Al_(2)O_(3)/环氧树脂(EP)复合材料。研究了楔形硅橡胶角度、浆料固相含量、冷冻温度对层状Al_(2)O_(3)三维网络骨架微观结构的影响,分析了片层间距对Al_(2)O_(3)/EP复合材料导热、介电和绝缘性能的影响。结果表明:楔形硅橡胶角度为10°和15°时Al_(2)O_(3)三维网络骨架的层状有序性最佳,固相含量的增加和冷冻温度的降低均会使片层间距减小;Al_(2)O_(3)/EP复合材料的热导率和介电常数随着片层间距的减小而增大,但体积电阻率呈降低趋势;当片层间距为45μm时,热导率达到0.52 W/(m·K),体积电阻率为10^(12)Ω·cm。

一种基于分压电路的绑定后TSV测试方法

对硅通孔(Through Silicon Via,TSV)进行绑定后测试可以有效地提升三维集成电路的性能和良率。现有的测试方法虽然对于开路和桥接故障的测试能力较高,但是对于泄漏故障的测试效果较差,并且所需的总测试时间较长。对此,提出了一种基于分压电路的TSV绑定后测试方法。该方法设计了一种分压电路,进行泄漏故障测试时可以形成一条无分支的电流路径,有效提高了对泄漏故障的测试能力。此外,该方法测试开路故障和泄漏故障时的电流路径不会相互干扰,可以同时测试相邻TSV的开路故障和泄漏故障。实验结果表明,该方法可以测试10 kΩ以下的弱泄漏故障,并且在工艺偏差下依然能够保持较高的测试能力。相比同类测试方法,该方法所需面积开销更小,所需总测试时间更少。

肾炎患者血中C3d水平及CD16^+单核巨噬细胞膜补体调节蛋白的表达

目的 :探讨肾炎患者补体激活时活化单核巨噬细胞 (CD16 + Mo MΦ)膜辅因子蛋白 (MCP)、促衰变因子 (DAF)及同种限制因子 2 0 (HRF 2 0 )表达水平。方法 :采用流式细胞术测定 136例肾小球肾炎患者血中CD16 + Mo MΦMCP、DAF和HRF 2 0表达水平 ,采用ELISA法测定血清C3d及荷C3d 免疫复合物的 (C3d IC)水平。结果 :MC病人血清C3d、C3d IC水平及血中CD16 + Mo MΦMCP、DAF、HFR 2 0表达水平与正常组无显著差异 (P >0 0 5 ) ,GS、MN及PGN病人血清C3d水平、血中CD16 + Mo MΦMCP、DAF、HRF 2 0表达水平及MN、PGN病人C3d IC水平均显著高于正常组 (P <0 0 1) ,且MCP、DAF、HRF 2 0表达水平与血清C3d水平呈显著正相关 (P <0 0 1)。结论 :肾小球肾炎补体激活时血中CD16 + Mo MΦMCP、DAF、HRF 2 0表达水平显著上调 ,以保护CD16 + Mo MΦ不被激活的补体损伤。从而 ,CD16 + Mo MΦ浸润肾组织并产生促炎作用 ,参于肾小球肾炎的发病及发展。

3D SRAM中的TSV开路故障模型研究

基于3D-IC技术的3DSRAM,由于硅通孔TSV制造工艺尚未成熟,使得TSV容易出现开路故障。而现有的TSV测试方式均需要通过特定的电路来实现,增加了额外的面积开销。通过对2D Memory BIST的研究,针对3DSRAM中的TSV全开路故障进行建模,根据TSV之间的耦合效应进行广泛的模拟研究,分析并验证在读写操作下由于TSV的开路故障对SRAM存储单元里所存值的影响,将TSV开路故障所引起的物理故障映射为SRAM的功能故障。该故障模型可以在不增加额外测试电路的情况下,为有效测试和解决这种TSV开路故障提供基础。

一种堆叠式3D IC的最小边界热分析方法

目前的热分析工具仅仅支持单芯片的热分析,而堆叠式的三维芯片(3D IC)在同一封装中包含多个堆叠的芯片,对芯片的散热和温度管理提出了更高的要求,并且在热分析过程中需要处理复杂的边界条件.本文提出的最小边界法可以准确且有效地处理堆叠式3D IC的边界条件,简化了三维芯片封装的热模型;同时,本文提出在堆叠式3D IC的稳态热量分析中通过将连接点分类、采用预处理矩阵的方法加速整个全局热传导矩阵的求解过程,从而简化热分析流程.实验结果表明:将有限元方法作为基本的热分析方法,用最小边界法处理堆叠式3D IC,可以准确分析芯片的热分布;同时通过高效的预处理矩阵可以减少共轭梯度法求解中90%的迭代次数.

防串扰的3D芯片TSV自动布局

为了防止3D芯片中的硅过孔(TSV)串扰,提出一种TSV自动排布算法.该算法结合TSV串扰的机理,利用Comsol证明了通过接地TSV解决屏蔽方法的有效性,完成了对接地TSV屏蔽效果的量化;提出电源?接地TSV和信号TSV自动排布算法,其中考虑了不同类型TSV比例和工艺最小间距对3D芯片性能的影响.最后利用IBM基准电路进行仿真,结果表明,文中算法可以防串扰的目的对电路中TSV进行自动布局.