可配置分段式FFE高速SerDes发送端设计

基于28 nm CMOS工艺实现56 Gb/s NRZ和112 Gb/s PAM-4双模发送端设计,均衡采用一个数据多路复用架构,支持完全可配置的分段式前向反馈均衡(FFE),终端输出网络采用带有上拉电流源的电流模式逻辑(CML)驱动拓扑结构。关键的电路结构和技术包括:依靠段落分配模块对FFE的段落进行分配,实现抽头权重的粗调;采用预充型1-UI脉冲发生器+4∶1 MUX架构改善带宽;驱动器采用负载端并接电流源提升共模电压和插入T形线圈的方法来扩展输出带宽和提高输出摆幅。仿真结果表明在输出112 Gb/sPAM4情况下眼高为40 mV,56 Gb/s NRZ情况下为130 mV。

面向片上互连的低功耗CNRZ-5 125Gb/s高速SerDes发射机

为解决高性能CPU、GPU、AI等高端芯片的片上互联(D2D)带宽低、引脚效率不高的问题,设计了一款面向超短距离传输(USR)的低功耗、高引脚效率的125Gb/s发射机。为提高引脚效率,该电路采用相关非归零编码(CNRZ)技术;为降低发射机功耗,采用一种预编码的电压模驱动(SST)技术;为解决传统电路两级2∶1MUX功耗大的问题,采用CMOS的4∶1MUX。该发射机采用CMOS 28nm工艺设计,0.9V电压供电。仿真结果表明,基于CNRZ技术的发射机工作在125Gb/s时,输出信号最小眼宽可达0.41UI(1UI=40ps),系统功耗为1.1pJ/bit,引脚效率由5bit/10wire提高到5bit/6wire。