一种高性能1024点fft算法的电路设计

本文针对高速大规模FFT处理器的需求提出了一种基-4按时间抽取的双通道FFT算法的硬件结构,采用4块小容量双端口SRAM代替一块大容量SRAM的设计思路以及多级流水结构。此结构能同时从四个存储器中并行存取蝶形运算的4个操作数和4个中间结果,极大的提高了处理速度。用CORDIC算法代替传统的乘法器,节省了大量的存放旋转因子的ROM表格和乘法器等硬件资源从而节省了电路面积,并设置了通道关断技术,进一步节省了功耗。经硬件验证,在系统时钟为100MHz时,1024点20位复数FFT计算时间平均为10us左右。