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万兆以太网中64B/66B编解码的硬件实现方法 被引量:2
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作者 周晴伦 王勇 《光通信技术》 CSCD 北大核心 2006年第2期21-23,共3页
研究万兆以太网中的64B/66B的编解码规则及其内在的特性,提出了一种基于查找表和逻辑运算相结合的64B/66B编解码实现方法,具有使用资源少、编解码速度快、可靠性强等特点。该方法使用硬件描述语言VerilogHDL来实现64B/66B编解码的描述,... 研究万兆以太网中的64B/66B的编解码规则及其内在的特性,提出了一种基于查找表和逻辑运算相结合的64B/66B编解码实现方法,具有使用资源少、编解码速度快、可靠性强等特点。该方法使用硬件描述语言VerilogHDL来实现64B/66B编解码的描述,通过Xilinx的FPGA器件进行仿真和综合,实现了具体的硬件电路,并且下载验证了该设计方法的有效性和可行性。不同速率的高速64B/66B编解码模块或芯片的设计可以采用该方法来实现。 展开更多
关键词 万兆以太网 64b/66b码
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万兆以太网物理层解码电路设计 被引量:1
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作者 费瑞霞 朱恩 +1 位作者 赵文虎 王志功 《南京师范大学学报(工程技术版)》 CAS 2003年第4期75-78,共4页
采用 0 18umCMOS工艺设计了万兆以太网 10GBASE R标准的物理层电路芯片 .该芯片接收 16路 64 4 5 3Mb/s的并行数据 ,输出 72路 15 6 2 5Mb/s的并行数据 .电路采用并行处理方式 .
关键词 64b/66b码 并行处理方法 解扰器 同步
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