基于74LS112的同步五进制加法计数器的设计与仿真

根据同步时序逻辑电路设计思路,利用集成边沿JK触发器74LS112设计的同步五进制加法计数器,借助Multism10进行仿真调试。该计数器主要由脉冲信号模块、触发模块和计数显示模块组成,可实现0～4共计5种计数状态。实验结果表明,该计数器的设计合理,不仅完美体现了理论推导与仿真实践的高度一致,而且可以作为设计任意进制同步加法计数器的参考。