一种8点FFT算法的逻辑电路实现

文章讲述了一种8点FFT的verilogHDL设计实现,着重阐述了有符号的复数加/减法器的设计,并给出了整个系统仿真的结果,该设计可以在4个时钟内计算一个数据。最后该系统在Altera公司的FLEX10K的FPGA上成功地实现了综合,实验结果证明这种设计方法不但具有设计方法简单的优点,而且吞吐量可以达到2M/s的变换速度,已经完全能够满足目前一些系统的要求(如OFDM系统)。