基于FPGA的8B/10B编解码IP核设计

8B/10B编码技术将数据和时钟合并传输,有效减少电缆数量,广泛应用于质量体积受限的航天器上。针对FPGA自带的8B/10B IP核受版权限制、代码不透明的问题,设计了一个自主可控、移植性好、运行速率高、可靠性强的8B/10B编解码的IP核,除时钟外基于逻辑设计,其中编解码模块采用5B/6B与3B/4B 2个查找表降低资源占用,在解码端选取同频多相采样方法实现时钟与数据的恢复,有效降低解码器的采样频率。最后采用航天上常用的Virtex-4、Virtex-5和Kintex-7系列的FPGA进行误码率测试,在80 Mbps的通信速率下误码率小于10-9,验证了IP核设计的可靠性。

基于逻辑设计的光纤通信8B/10B编解码方法研究

本文研究了8B/10B编码中的内在相关性,并在此基础上提出一种基于逻辑设计的编、解码方法,以达到简化实现结构,用于大规模集成电路设计的目的。仿真结果证明本方法的逻辑运算量小、速度快、可靠性高。同时根据仿真需要,采用0.25μm CMOS工艺制作了编解码芯片中TSPC结构D触发器,其电路面积仅为200μm2。经测试,芯片的工作频率可从150MHz一直到2.37GHz。在50欧姆负载条件下,2.37GHz时钟的二分频信号的电压峰-峰值为1.58V,信号占空比为49%,相位抖动为4ps rms。该测试结果为采用本方法设计不同速率的超高速编解码芯片奠定了基础。

一种新的光纤通信8B/10B编解码实现方法研究

本文研究了8B/10B编码规则及其内在相关性,提出了一种查表和逻辑运算相结合的新的8B/10B编、解码方法,具有运算量小、编解码同步好、速度快、可靠性高等优点。该方法通过硬件描述语言Verilog HDL实现编解码算法的描述,并通过高性能的FPGA器件进行仿真和综合,实现了具体的硬件电路,并验证了设计方法的有效性和可行性。采用该方法可实现不同速率的高速8B/10B编解码模块或芯片的设计。

8B/10B编码器新型算法结构的设计与实现

针对目前数据传输对高速率的要求,在保留传统8B/10B编码优点的基础上,设计并实现了一种8B/10B新型算法结构,完成数据码和特殊码并行编码,编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现.通过Synopsys的Design Compiler工具在SMIC65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为321μm2,具有运行速度快,占用逻辑资源小的特点.

一种新的8B/10B编解码方案设计与实现

对现有不同的8B/10B编解码方案进行了介绍和分析,同时研究8B/10B的编码特点和内在相关性,在此基础上提出一种可移植性8B/10B编解码方法,用VHDL语言进行设计,给出了仿真和综合结果。将其嵌入到FPGA中可构成一个资源占用少、速度快、可靠性高、可移植的IP核,实现了具体的硬件电路,验证了设计方法的有效性和可行性。

使用纠错技术的8b/10b编码器设计

文章探讨了应用于高速串行数据传输系统中的8b/10b编码技术以及BCH乘积码编码技术,提出了具有纠错功能的8b/10b编码器。整个设计方案以Verilog实现,经过综合和验证,结果表明该设计方案满足高速串行数据传输的需要。

PCI-Express中8b/10b编码解码器的设计与实现

文章在研究了8b/10b编码原理的基础上,采用FPGA设计并实现了PCI-Express总线控制器中的8b/10b编码解码器。8b/10b编码是一种面向字节的二进制传输代码。这种代码特别适合于高速串行总线的数据传输。这种编码编码的基本特性是保证DC平衡,采用8b/10b编码方式,可使得发送的“0”、“1”数量保持基本一致,连续的“1”或“0”不超过5位,从而保证信号DC平衡。8b/10b编码器可以通过一个5b/6b编码器和一个3b/4b编码器来实现。

采用并行8b/10b编码的JESD204B接口发送端电路设计

为解决高速数据采样器采样数据的准确传输问题,对高速串行数据传输协议JESD204B进行了研究和设计.采用了一种名为并行编码的8b/10b编码电路,以减轻系统时钟的负担,提高数据传输速率,完成了发生器接口电路的设计.结果表明设计的接口电路功能正确,性能满足高速数据传输的要求;并行8b/10b编码电路可以显著提高数据传输率,降低系统时钟的要求.

JESD204B接口协议中的8B/10B解码器设计

JESD204B是一种用于数据转换器和逻辑器件内部高速互连的行业新标准,可支持高达12.5 Gbit/s的多通道同步和串行数据传输。设计和实现了一种符合JESD204B协议规范的8B/10B解码器,除了能够正确解码外,还包括控制字符、判断电路、数据极性检测和错误码字检测电路。利用极性信息简化了解码电路,利用组合逻辑提高了检错和极性检测速度,采取并行处理的拓扑结构加快了电路运行速度。跟其他典型电路相比,在芯片面积上缩小了近50%,最高工作频率提高了25%,满足JESD204B协议的指标要求。

光纤通道8B/10B编解码模块设计

8B/10B直流平衡编码是一种高性能的串行数据编码,也是光纤通道的一个重要组成部分。8B/10B编码由5B/6B编码和3B/4B编码2部分组成,本文以Disparity和RD(Run Disparity)属性为主线实现模块划分和算法优化。编码模块实际上是一个以Disparity为主线的查找表实现。解码模块分为有效性检测、特殊码解码、有效数据码解码以及RD计算和验证4个部分,并且采用流水线的方式实现。整个设计方案均以VHDL实现,并在QUARTUS-II4.0和Modelsim上进行综合和验证,结果表明该设计方法能够充分满足光纤通道的高速数据传输性能。

一种新的8B/10B编码器的设计方法

研究了8B/10B(8 bit/10 bit)编码规则及其内在相关性,提出了一种简单实用的8B/10B编码器的实现方法,具有运算量小、速度快、可靠性高等优点。该方法通过硬件描述语言Verilog HDL实现编码算法的描述,并通过高性能的FPGA器件进行仿真和综合,实现了具体的硬件电路,并验证了设计方法的有效性和可行性。

一种使用纠错技术的8B/10B编码器设计

针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。

8B/10B编码器的设计及实现

本文介绍了8B/10B编码技术,提出了一种简单、实用的8B/10B编码器的实现方法,并且采用Verilog语言设计了一种通用的软核。通过在FPGA器件上进行测试,电路稳定、可靠,可直接嵌入到需要8B/10B编码功能的收发器电路中。

基于8B/10B编码的高速长距离可靠传输设计

工程项目经常需要在恶劣的环境下进行数据的采集与分析,考虑到测试人员的安全,通常采用远距离传输方案。基于此,文中提出一种在传输过程中实现直流平衡的8B/10B编码的传输方案。传统的传输技术一般使用传输速度稳定的RS 422和RS 485,但二者传输速度较慢且均达不到240 Mb/s的高速传输要求。所提方案使用LVDS高速长线传输链路的可靠性设计,将LVDS作为数据的高速硬件接口,并在电路设计上加入缓冲器与驱动器来增加电路驱动能力和补偿远距离传输的数据损耗。另外,在逻辑设计中加入8B/10B编码机制来提高数据的可靠性,从而实现远距离传输。经验证,所设计系统工作稳定,串行数据在240 Mb/s的传输速率下,可实现在长度100 m的LVDS专用屏蔽双绞电缆的无误码率传输。

一种基于FPGA的8B/10B编解码电路的设计与实现

为提高8B/10B编解码电路的速度和实现低资源消耗,根据8B/10B编解码真值表的内在相关性和编码特点,采用降低查找表个数的方法,给出一种基于查找表的8B/10B编解码电路设计方案。实验仿真和数据分析显示,新方案较现有方案速度更高,资源消耗更低。

光纤通信中8B/10B译码器的设计与实现

提出了一种新的将查找表法与同步块分组法相结合的8B/10B译码方案,整个系统包括特殊字符检测模块、6B/5B译码模块、4B/3B译码模块及标记输出模块4个模块。该系统除了能够正确译码外,还具有码字类型判断、误码组检测、偏差检错及误码替换等功能。整体译码方案用VHDL语言实现算法描述,并在QuartusⅡ软件平台上完成了电路综合和波形仿真。实验结果表明,该方案具有占用资源少、逻辑运算量小、译码速度快、实时性好、检错率高等优点。

LVDS中8B/10B编码解码器的设计与实现

在研究了8B/10B编码原理的基础上,针对在LVDS中的应用,提出了一种简单、实用的8B/10B编码解码器的实现方法,并采用VHDL语言进行了设计实现,且完成功能仿真和FPGA验证,编码解码的设计方案数据传输稳定,符合在LVDS中应用的设计要求.

光纤通道8B/10B编码的ASIC研究与设计

在目前的高速串行数据传输中广泛采用的是8B/10B编解码,为了达到简化实现结构,用于大规模集成电路的目的,研究了现有各种不同的8B/10B编解码的特点和内在相关性,并在此基础上介绍了用一种VHDL设计8B/1B编码逻辑描述的方法,将其设计成专用集成电路或嵌入到FPGA中,构成一个逻辑运算量小,速度快,可靠性高的IP核,最后给出在Altera公司软件平台Quartus Ⅱ上进行的EDA综合仿真结果。该测试结果为采用本方法设计不同速率的超高速编解码芯片奠定了基础。

新型8B/10B编码方案的设计与实现

在研究了8B/10B编码原理以及内在相关性的基础上,提出了一种新的8B/10B编码方案。利用并行处理方法,在同一个时钟下同时并行处理多组数据的编码工作,从而提高编码电路的输出时钟频率。实验结果表明所设计的8B/10B编码电路在时钟频率为500 MHz下可正确地实现对8 bit数据进行编码,能够满足高速串行接口的设计要求。

一种新的8B/10B编码器设计

在深入研究8B/10B编码原理的基础上,分析编码的内在关联性和逻辑性,给出了一种新的8B/10B并行逻辑编码方法,并在Quartus II上进行EDA综合和仿真,结果表明相对于现有8B/10B编码方法,该编码器逻辑运算量小,速度快.