JESD204B接口协议中的8B10B编码器设计

基于JESD204B接口协议设计和实现了一种新型8B10B编码器。利用极性信息简化编码码表;利用3B4B与5B6B并行编码提升电路工作频率;利用人为加入一位均衡信息,减少逻辑处理层数。仿真结果表明,电路单元面积1 756 mm2、功耗1.13 m W及最大工作频率342 m Hz,相较于传统方法具有一定的改进且完全符合JESD204B协议规范。可应用于基于JESD204B接口协议的高速串行接口的设计中。

一种8 Gsps模数转换器中的8B10B编码电路设计

根据JESD204B协议,设计了一种应用于8 Gsps 12 bit模数转换器(analog-to-digital,ADC)接口电路中的8B10B编码器。该编码器采用双字节并行实现方案将系统时钟由500 MHz降低至250 MHz,通过添加1 bit均衡指示位,使得极性信息先于编码结果产生,减少了极性计算与传递引起的延迟;使用负极性编码,减小对查找表资源的使用。实验结果表明,该编码器能够支持12.9 Gbps的最大通道传输速率,相比级联型编码器和单字节编码器数据传输速率更高。所设计的编码器能够满足8 Gsps 12 bit模数转换器的应用需求。

8B10B编解码器在PCI Express总线中的实现

本文在深入研究8B10B编、解码原理的基础上,利用其DWS特性,用Verilog HDL语言实现编、解码算法的描述,并通过了modelsim仿真。在ISE9.1i平台上综合后下载到FPGA上实现具体的硬件电路,同时分析了系统各项性能。在PCI Ex-press总线上,实现了一个性能良好的8B10B编解码系统,它具有很好的可移植性以及一定的实用价值。

JESD204B接口中8B10B解码电路quad_byte设计

针对数据转换器与数字信号处理器之间数据传输速率高达12.5Gbps的高速数据接口行业新标准JESD204B协议中的解码功能要求,在8B/10B解码基础上采用四字节并行处理技术,实现了极性同步检测功能,解决了误差传递问题,并降低了电路所需工作频率,便于低成本的CMOS工艺实现。电路综合及时序仿真结果表明,该解码电路达到协议指标要求,对国内自主设计整个高速JESD204B接口电路具有一定参考价值。

基于异构8B10B和WDM的多P2P并联FTTH系统

介绍了一种点到点(P2P)型光纤到户FTTH系统设计与实现技术。光线路终端(OLT)和光网络单元(ONU)使用'语音数据汇聚/分离器'芯片,首先把语音信号复用成时分复用(TDM)信号E1(2.048Mb/s),再通过基于私有协议的8B10B编码汇聚在100M以太网信号上即成为可进行时钟恢复和数据再生(CDR)的125Mb/s信号。采用了媒质转换器(MC)方式,经波分复用(WDM)技术将有线电视(CATV)和CDR信号单纤双向传输。结果表明,1部OLT可接入8路ONU,1个ONU可提供100Mb/s以太网、视频和4个E1接口。集中式网络管理系统(NMS)可对全部ONU和OLT的机盘进行查询告警、实时监控和管理,实现了G.985中简单规范而传统光以太网不具备的OAM功能。

基于FPGA的LVDS总线控制器的设计与实现

为保证在高速、多负载条件下LVDS总线的运行状态和传输速率满足应用需求,基于FPGA设计LVDS总线控制器,协议上优化了LVDS的总线占用方式、信号传输逻辑,并在物理层优化了总线结构以及节点接口。为防止低压差分信号失真以及接口失锁问题,采取信号编码和失锁预防措施,保证信号的稳定,增强总线的可靠性。经验证,该方案可提高总线带负载能力,保持高速率下的可靠传输。

基于FPGA的LVDS+RS422远距离高速通信设计与实现

针对高速信号远距离传输时存在数据可靠性下降的问题,文中设计了一种基于FPGA的软硬件结合的长线传输方案。该系统在数据传输过程中,采用NI公司的LVDS串化器芯片SN65LV1023A和SN65LV1024B作为发送与接收芯片。驱动器和均衡器的配合使用,减少了信号衰减,同时增加了电路的驱动能力和信号传输距离。在指令传输与状态反馈的电路中采用RS422通信协议,并加入保证传输可靠性的隔离芯片,极大地简化了电路。在软件方面为提高抗干扰能力,添加了8B/10B编码、指令的三判二机制和校验字,降低了误码率,提高了传输稳定性。经验证,此设计可在90 m电缆以320 Mbit/s速率零误码传输。

基于LVDS的DC平衡技术的高可靠性传输系统设计

随着数据传输对速度、距离和可靠性要求的提高,同时考虑到工作人员在测试环境中的安全问题,提出一个基于低压差分信号(LVDS)的DC平衡技术的设计方案。该方案采用LVDS串化器SN65LV1023A和解串器SN65LV1224B作为发送和接收芯片,由于LVDS在长距离传输方面存在限制,因此在硬件设计中采用驱动器LMH0002TMA和均衡器LMH0024MA来增加信号的驱动能力和补偿信号的衰减;在外围电路中加入隔离器ADN4651和RCLamp3324P芯片,分别起到提供信号隔离和保护和为高速数据接口提供ESD保护的作用。同时软件设计中,在核心控制器FPGA内部加入8B/10B编码技术,以保证数据传输中的DC平衡,即数据流中连续出现的“1”/“0”达到一个平衡均匀的状态,降低误码率且提高数据的可靠性。经大量实验测试验证,此设计可在90 m双绞线上以300 Mbit/s速率零误码传输。

一种计算mBnB编码数据相关性抖动峰峰值的方法

从信道响应函数出发,推导了高速串行通信中计算数据相关性抖动的一般公式,结合mBnB编码规则,提出了以单位脉冲响应的幅度作为权重的优先迭代算法,求得使数据相关性抖动取得极值的mBnB编码序列,进而计算数据相关性抖动峰峰值.利用实测得到的信道参数验证了该算法,相比于发送大量随机mBnB编码码流来遍历搜索数据相关性抖动极值的方法,该方法计算简单,且误差小,能够快速准确地得到mBnB编码码流的数据相关性抖动的峰峰值,并可据此评估不同mBnB编码的抖动性能.

65nm工艺下基于PCI Express2.0协议的物理编码子层设计

设计了一种应用于PCI Express2.0协议的物理编码子层,可以与物理媒介连接子层共同构成独立的物理层芯片。本文从面积与功耗方面对8b10b编解码的两种实现方法进行比较;并设计了复位控制器、头字符检测电路、时钟补偿弹性缓冲器、内建自测试等电路。全部电路在SMIC 65nm CMOS工艺下综合,SS工艺角、工作频率500MHz条件下芯片面积为5500μm2,动态功耗为2.74mW。

地震数据采集系统中的数据传输系统设计

针对地震数据采集系统中数据传输的要求,设计了一种长距离冗余数据传输系统,采用串行/解串(Serializer/deserializer,SerDes)技术,利用现场可编辑门阵列(Field programmable gate array,FPGA)作为控制,实现了多节点数据的远距离高速有序传输。两个相邻传输节点之间使用两条互为备份的数传通道同时发送数据,接收端硬件上实现两路数据的实时校验和判选,有效地提高了传输系统的稳定性和可靠性。

基于逻辑设计的光纤通信8B/10B编解码方法研究

本文研究了8B/10B编码中的内在相关性,并在此基础上提出一种基于逻辑设计的编、解码方法,以达到简化实现结构,用于大规模集成电路设计的目的。仿真结果证明本方法的逻辑运算量小、速度快、可靠性高。同时根据仿真需要,采用0.25μm CMOS工艺制作了编解码芯片中TSPC结构D触发器,其电路面积仅为200μm2。经测试,芯片的工作频率可从150MHz一直到2.37GHz。在50欧姆负载条件下,2.37GHz时钟的二分频信号的电压峰-峰值为1.58V,信号占空比为49%,相位抖动为4ps rms。该测试结果为采用本方法设计不同速率的超高速编解码芯片奠定了基础。

高可靠性远程数据传输系统设计

针对数据在远距离高速传输系统中存在的可靠性低的问题,提出了一种基于LVDS长线传输和8b/10b编码的解决方案。该设计以LVDS为数据传输接口,在硬件电路上加入均衡设计,补偿长线传输的损耗;在逻辑设计上加入8b/10编码,实现传输中的直流平衡,提高数据传输的可靠性。经验证,该系统工作稳定,串行数据以400 Mbit/s的速率,可实现在百米双绞电缆传输线或2 km光纤传输线上的零误码传输。

一种高速串行数据发送器芯片的设计

本文设计了一种5V、0.6μm BiCMOS工艺的串行数据发送芯片,芯片包括用于时钟产生的锁相环、串并转换器、编码结构。由于是混合信号设计,所以采用了许多特殊结构以减小噪声耦合。本芯片的最大工作频率是400MHz,采用5V单电源,最大功耗不超过400mW。

基于XC2VP30的多路数字视频光端机

为了降低多路数据光纤通信的系统成本,提高性能,提出了一种基于XC2VP30的多路数字视频光端机的设计。光端机利用视频压缩和XC2VP30内嵌的MGT模块,实现多路数字视频的实时传输。设计主要包括数字信号的复用/解复用,数字视频压缩/解压缩,高速并/串转换等部分,应用FPGA编程,8B/10B编码以及视频压缩等技术实现了高速视频信息的无误传输。利用Virtex II Pro开发板进行硬件调试,实验证明设计结构简单,成本低,性能稳定,抗干扰能力强,可用于管道、公路、楼宇等处进行监控,在工业中具有很大的应用价值。

井下测井仪器数据总线的研究与设计

针对井下测井仪器数据总线的数据传输及测井需求提出并设计了一个新的高速井下测井仪器数据总线方案。该方案采用1路CAN总线完成下发命令及上传小数据量测井仪器的数据,采用1路RS-485总线完成上传大数据量测井仪器的数据。所设计的RS-485总线通过在发送端采用8B/10B码、接收端采用位同步恢复技术实现了在100m非屏蔽双绞线上10 Mbit/s的高速数据传输,误码率小于1.0×10-11。通过测试,该方案在实验环境下工作稳定、可靠。利用现有器件可实现在210℃的环境温度下连续工作4h。

一种新的8B/10B编解码方案设计与实现

对现有不同的8B/10B编解码方案进行了介绍和分析,同时研究8B/10B的编码特点和内在相关性,在此基础上提出一种可移植性8B/10B编解码方法,用VHDL语言进行设计,给出了仿真和综合结果。将其嵌入到FPGA中可构成一个资源占用少、速度快、可靠性高、可移植的IP核,实现了具体的硬件电路,验证了设计方法的有效性和可行性。

一种新的光纤通信8B/10B编解码实现方法研究

本文研究了8B/10B编码规则及其内在相关性,提出了一种查表和逻辑运算相结合的新的8B/10B编、解码方法,具有运算量小、编解码同步好、速度快、可靠性高等优点。该方法通过硬件描述语言Verilog HDL实现编解码算法的描述,并通过高性能的FPGA器件进行仿真和综合,实现了具体的硬件电路,并验证了设计方法的有效性和可行性。采用该方法可实现不同速率的高速8B/10B编解码模块或芯片的设计。

8B/10B编码器新型算法结构的设计与实现

针对目前数据传输对高速率的要求,在保留传统8B/10B编码优点的基础上,设计并实现了一种8B/10B新型算法结构,完成数据码和特殊码并行编码,编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现.通过Synopsys的Design Compiler工具在SMIC65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为321μm2,具有运行速度快,占用逻辑资源小的特点.

图像采集系统中LVDS信号交流耦合传输设计

在光电平台系统中,图像采集设备与系统之间的数字图像传输采用LVDS接口。但由于光电信号微弱、抗干扰能力差,采用传统的LVDS直流耦合传输时图像采集设备容易受到光电系统干扰,成像效果远远不如单机调试。为解决这一问题,本文设计了一种LVDS信号交流耦合传输技术,极大提高了图像采集设备的抗干扰能力。