基于ACEX1K30的HIRFL-CSRe高精度线性插值异步FIFO

本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。FIFO实现机制完全自行设计,解决了传统异步FIFO由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实FIFO数据输出时间误差控制在40ns内,达到设计要求。

ACEX 1K系列CPLD的配置

Altera公司近期推出新一代CPLD器件——ACEX 1K,这种芯片具有易失性,需要配置器件来保存CPLD器件的配置数据。对此,介绍了ACEX 1K系列器件的配置方法,对各种配置方法进行了分析对比,并着重论述了应用配置器件配置ACEX 1K系列器件的优点。

ACEX 1K系列CPLD配置方法探讨

介绍ACEX 1K系列器件的配置方法,对几种方法进行了分析对比,并着重论述了应用配置器件配置 ACEX 1K系列器件的优点。

可编程逻辑器件ACEX1K的配置方法

介绍ACEXlK系列器件的几种配置方法,着重论述了应用配置器件配置ACEXlK系列器件的优点。

基于VHDL语言的LMS自适应滤波器的硬件实现方法

提出了一种 LMS数字自适应滤波器的硬件实现方法 ,就是用 VHDL语言描述设计文件 ,在 ALTERA公司的 ACEX系列芯片上实现自适应滤波器 ,在 Maxplus2上进行了模拟仿真和时序分析 ,并给出了该算法在MATLAB上的计算结果 .

基于FPGA的直接数字频率合成器的设计和实现

介绍了利用Altera的FPGA器件(ACEXEP1K50)实现直接数字频率合成器的工作原理、设计思路、电路结构和改进优化方法。

基于AD9854的高精度高频信号发生器

本文介绍利用ACEX1K50控制AD9854的高频信号发生器,他的特点在于精度高并可以快速的对事例触发做出反应,以保证输出频率的稳定,本设计应用于兰州重离子加速器冷却储存环,作为主环加速腔高频腔体的信号处理及控制单元。

基于FPGA的直接数字频率合成器的设计和实现

介绍了Altera公司的FPGA器件ACEXEP1K50的主要特点 ,给出了由ACEXEP1K50实现直接数字频率合成的工作原理、设计思路、电路结构和改进优化方法。

用PLD实现相位精确测量的研究

本文介绍了一个采用PLD,利用MAX+PLUSⅡ和 EWB等开发工具,完成了功率因数精确测量的设计。其核心芯片是Altera公司ACEX 1K系列的EP1K10TC144-3。

基于DSP与FPGA技术的视频采集系统设计

本系统设计采用基于DSP和FPGA的双缓冲"乒乓操作"技术,实现了大容量数据的传输。利用EDMA控制器高效地实现存储空间的数据搬移,而DSP的中央处理器则专注于对视频数据信号进行实时处理。经测试本系统完全满足视频信号处理系统的高速实时性要求。

基于FPGA的简单CPU设计

FPGA是现场可编程门阵列(FieldProgrammableGateArray)的简称。本文以简单实用的16位CPU的设计为例,介绍了Altera公司的ACEX1K嵌入式现场可编程门阵列器件的自顶向下设计方法,给出了ACEX1K嵌入式可编程器件在Max+plusⅡ环境下对16位CPU的仿真实现。

直接数字频率合成器的FPGA实现

本文描述了直接数字频率合成器(DDS)的原理和特点,给出了利用Altera公司的FPGA器件(ACEX EP1K100)实现DDS的方法及仿真结果,并对仿真结果进行了误差分析。