一种ENOB达23位的ADC应用研究

通过对美国TI公司推出的24位高精度A/D转换器ADS1255的实验研究,给出了ADS1255实现23位ENOB的硬件测量电路、软件设计,并利用电路内部噪声的测试方法对ADS1255进行测试,结果表明ADS1255在单端、差分输入时的有效精度分别达到了22.87、22.85位。文末给出了提高ADS1255精度的一些设计要点。

一种12位5.5 MS/s同步FLASH-SAR ADC的设计

该文设计了一款12位5.5 MS/s同步全并行-逐次逼近模数转换器(FLASH-SAR ADC)。提出了一种新型单端-差分混合DAC电容阵列,将差分的优势融合到单端SAR ADC中,同时采用分段结构,降低电路面积和功耗。设计了一款跨电压域动态比较器,并采用输出失调校准技术,消除比较器失调电压。根据FLASH ADC和SAR ADC转换的结果进行编码设计,解决了高位和低位输出码组合的问题,并快速处理冗余位,得到最终结果。该设计采用55 nm CMOS工艺实现,在3.3 V模拟电源和1.2 V数字电源下,FLASH-SAR ADC的后仿真有效位达到11.82 bit,信噪失真比为73.12 dB,无散杂动态范围为80.07 dB,总谐波失真为86.22 dB。

高精度SAR ADC电容阵列设计及校准算法

在高精度逐次逼近寄存器模数转换器(SAR ADC)中,电容阵列是SAR ADC的核心之一。电容阵列中的电容失配问题是导致转换精度降低的一个重要原因。为了尽可能改善这一问题,设计了一种6+6+6分段电容阵列,并且基于这种阵列设计了权重迭代算法的前台数字校准。该方法不需要额外的电容阵列,利用自身的电容阵列与比较器量化出电容失配,计算出每一位输出码的权重校准系数,用来对正常量化出的输出码进行编码,实现校准功能。仿真结果表明,引入电容失配的18 bit SAR ADC经过该算法校准后,信噪比(SNR)从77.6 dB提升到107.6 dB,无杂散动态范围(SFDR)从89.8 dB提升到125.6 dB,有效位数(ENOB)从12.54 bit提升到17.54 bit。在SMIC 0.18μm工艺下,该校准算法对高精度SAR ADC的动态性能具有较大提升。

高速高分辨率ADC有效位测试方法研究

介绍了ADC的有效位计算公式,分析了ADC的性能参数测试方法,给出了ADC的有效位测试解决方案。对FFT方法在ADC性能测试中的应用做了深入探讨,包括频谱泄露、相干采样和加窗函数等。采用一种改进的FFT方法对TI公司的ADS5400进行有效位测试,得到其在400 MS/s采样率的有效位ENOB=9.12 bit(fin=1.123 MHz)。

一种实用的高精度ADC测试方法

模数转换器(Analog-to-Digital Converter,ADC)是模拟数字混合信号系统中的重要模块,是电子器件中的关键器件。随着ADC速度和精度的提高,如何高效、准确地测试其动态和静态参数是ADC测试研究的重点。本文阐述在缺少现成的标准输入信号源情况下进行高精度ADC线性度和分辨率的测试,实现低成本、高可靠性的高精度ADC计算机辅助测试的方法。该方法在几类AD转换卡(数据采集卡)上进行了验证。

ADC-ADS1255实现23 Bits有效位的应用

文中介绍了24 BitsΣ-△型模数转换器ADS1255主要特性。利用ADS1255典型单极性输入电路和AD8138单极-差分变换器构成的差分输入电路,采用AD580M高性能芯片的参考电压电路、优化了供电电源纹波处理方法、注意了印刷电路板的设计,最后在恒温下对ADS1255采集板进行有效位数测试。结果表明,单极性输入采样率为2.5SPS时,有效位数(ENOB)达到22.6Bits。

8位80MS/s低功耗流水线型ADC的设计

采用每级为1.5位或者2位精度的7级流水线结构,即7级子ADC,设计了一款8位80MS/s的低功耗模数转换电路。利用每一级子ADC中的钟控开关及电容实现采样保持功能,节省了整个ADC的采样保持电路模块。在满足整个ADC性能情况下,采用了逐级缩放技术,减小了芯片面积和功耗。版图设计中,考虑了每一级ADC中电容及放大器的对称性,减小了电容失配对整个ADC性能的影响。采用0.18μm CMOS工艺,在输入信号为11.25 MHz,采样速率为80MHz的条件下,信噪比(SNR)为49.5dB,有效位数(ENOB)为7.98bits,整个ADC的芯片面积为0.56mm2,典型工作电流为22mA。

高速ADC的性能参数与测试方法

随着计算机技术的飞速发展和普及,数据采集系统迅速得以应用。A/D转换器是采集通道的核心,也是影响数据采集系统速率和精度的主要因素。因此对A/D性能的测试变的尤为重要。该文介绍高速ADC的各项性能指标,重点讨论利用仿真软件Matlab和FFT算法仿真分析测试ADC性能的方法。

FFT方法在ADC有效位测试中的应用探讨

介绍了ADC的性能参数和有效位(ENOB)的计算公式,在分析了ADC的性能参数测试方法后,给出ADC的ENOB测试解决方案。对FFT方法在ADC的ENOB测试中的应用做了深入探讨,对频谱泄露现象给出了包括相干采样和加窗函数等在内的解决方案。采用一种改进的FFT方法对TI公司的ADS5400进行ENOB测试,得到ADS5400在400 MSps采样率情况下的有效位ENOB=9.12 Bits(f in=1.123MHz)。

PAPR/ENOB对通信系统性能影响的仿真方法

由于OFDM系统PAPR较高,因而对模拟器件的性能要求比较严格。考虑到802.11.g系统的兼容性,可采样限幅处理降低PAPR。讨论了OFDM系统设计时,模拟器件非线性对PAPR的影响。给出了进行ADC／DAC和放大器仿真的模型和方法,设计了一个802.11.g系统模拟器件性能的测试系统。利用该测试系统得到了802.11.g系统中模拟器件选择的一些参数要求。并利用该方法进行802.11.g定点性能仿真。通过上述测试,为整个系统的硬件设计提供了先期验证。

PAPR/ENOB对通信系统性能影响的仿真方法

介绍正交频分复用 OFDM(Orthogonal Frequency Division Multiplexing)系统中降低峰均比 PAPR(Peakto Average Power Ratio)的方法。考虑到 80 2 .1 1 .g系统的兼容性 ,可用过采样限幅处理降低 PAPR。由于是 OFDM系统PAPR,因而对模拟器件的性能要求比较严格。文中给出了进行 ADC/DAC(模数转换 /数模转换 ,Analog to DigitalConvert/Digital to Analog Convert)和放大器仿真的模型和方法 ,并应用到 80 2 .1 1 .g系统设计中 ,得到了系统中模拟器件选择的一些指导参数。该方法对系统设计中模拟器件参数的选取有一定的参考价值。利用放大器软限幅特性以及ADC/DAC有效位数的模型可以进行整个系统中定点性能仿真。

高速ADC系统动态性能指标评估方法的研究

红外图像处理硬件平台是新一代成像空空导弹的核心组成部件,要完成探测器输出的模拟目标信号的实时高速数据采集,其成像质量的优劣直接决定着新一代成像空空导弹的性能指标,而平台上的ADC系统是影响成像质量的关键因素。首先研究了高速ADC系统的主要动态指标以及评价方法,然后描述了实现动态指标测量方法的步骤,并通过MATLAB进行了算法实现与仿真,确定了算法的重要参数,并对实际测量结果进行对比分析,最后对测量方法进行评价。

用于硅像素探测器读出系统的流水线ADC设计

设计了一款用于硅像素探测器读出系统的13 bit、20 MS/s流水线ADC芯片。该芯片的核心模块主要包括乘法数模单元(MDAC)、全差分跨导运算放大器(OTA)、动态锁存器、双相非交叠时钟产生电路等,并采用130 nm CMOS商业标准工艺完成了电路设计与仿真。后仿真结果表明,该ADC性能指标满足项目需求:工作电压为3.3 V,单端输入动态范围为-1~1 V,ENOB约为10.48 bits,SFDR为74.4 dB,SNDR为64.9 dB,SNR为65.1 dB,THD为78.3 dB,总功耗约为79 mW。

关于ADC测试平台的探讨

介绍了ADC动态指标测试的常用方法和测试平台的基本组成,着重分析了对ADC性能测试时,输入采样时钟抖动对ADC动态性能的影响。同时还对测试信号频率和幅度的选择以及供电电源的指标与ADC动态的关系进行了详细分析。ADC测试平台的研究,对于ADC板卡设计及动态性能测试有一定的指导意义。

400MHz高速数据采集系统的设计与实现

介绍了一种用ECL逻辑和TTL逻辑器件构成的高速数据采集系统,采样频率为400MHz。系统实现简单,工作稳定。对系统进行的性能测试表明其有效位数为6位以上,满足实际应用的需要,适用于高速数字信号处理领域。

模转换系统有效位数超差分析

在某弹载计算机的测试验证中,部分模块的数模转换系统会出现有效位数超差现象。通过故障树分析法对影响因素逐一进行分析,确定为正弦波信号频率对数模转换系统有效位数的影响,通过理论分析和对算法的仿真验证,准确定位了故障,通过修改采样时钟电路设计和调整输入信号的供给,解决了有效位数测试超差问题。

改善开关电容型△-∑模数转换器采样精度的方法

以ADS1158为例,提出保证开关电容型△-∑模数转换器有效位数的方法。这些方法包括差分采样、输入滤波、减小驱动电路输出阻抗、采用差分输入差分输出放大电路、将ADC的地布在模拟地上、由同一基准源为传感器和ADC提供参考电压以及使用缓冲器。当ADS1158工作在15 KSPS/Channel、多通道循环模式下,常规的方法只能达到13位有效位数,而采用该设计方法实现了15位有效位数。有效改善了ADC的采样精度,能够在工业测量中应用。

数字信号处理中信噪比影响因素分析

针对实际信号处理系统信噪比相比理论仿真存在较大恶化的问题,分析了AD器件对数字信号处理结果的影响,以及AD器件的信噪比和有效位数之间的关系;基于简单的信号处理模型,仿真分析了数字信号处理过程中,本地信号的量化位数对信号处理结果的信噪比、信噪谐波比和有效位数的影响。分析结果表明,量化位数增加会提高信噪比,数字信号处理过程中2 bit量化和12 bit量化信噪比相差30 d B左右。针对AD器件选择和信号处理过程设计方面提出了获得较高信噪比的建议。

一种基于TIM总线的数据采集系统的设计与实现

介绍了一种14bit的A/D变换器(ADC)芯片,并提出了一套切实可行的数据采集系统的设计方案。针对设计过程中的关键点进行了较为详尽的研究和分析,并将之应用到TIM总线上,从而实现数据采集的模块化并行处理。在采集过程中采用纯正弦信号作为输入信号,用数字信号处理器(DSP)控制采样,并将A/D转换后的数据存储,进行FFT变换,进而来分析ADC的信噪比及有效位数。

超低功耗逐次逼近寄存器型模数转换器的设计

采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC)。为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构。重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局。采用0.18μm CMOS工艺,该ADC的信噪比(SNR)为72 d B,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB。整个ADC性能达到设计要求。