一种高精度流水线ADC系统设计与建模方法

针对传统模数转换器(analog to digital convertor,ADC)设计复杂度高、仿真迭代时间长的问题,提出了一种高精度ADC系统设计与建模方法。该方法以10 bit 50 MHz流水线ADC为例,首先选取分离采样架构,进行电路的s域变换理论分析;其次对电路中各种非理想噪声的表达式进行精确推导,根据系统中的运放功耗指标进行参数优化;最后分别在MATLAB和Cadence软件中建立模型,进行100点蒙特卡洛仿真。仿真结果表明,在TSMC 180 nm工艺失配下,该流水线ADC有效位数达到9.70 bit,无杂散动态范围维持在76 dB附近,微分非线性在0.3 LSB以内,积分非线性在0.5 LSB以内,核心功耗在8 mW,该分析方法在保证流水线ADC优异性能的同时,大幅提高了设计效率。

高速ADC电路的低功耗设计与优化技术

在当今信息时代,高速模数转换器(Analog-to-Digital Converter,ADC)在数字信号处理系统中扮演着至关重要的角色,其性能直接关系到系统的整体性能和功耗。文章研究了高速ADC电路的低功耗设计和优化问题,提出了一种在电路中通过降低静态功耗和动态功耗来实现低功耗目标的设计方法。该方法具体包括电源管理的优化、低功耗器件的采用和时钟分布的优化等技术手段。这种方法有效降低了电力消耗,同时提高了ADC性能,具有一定的实用意义。

8位高速低功耗流水线型ADC的设计技术研究

采用7级子ADC流水线结构设计了一个8位80 Msample/s的低功耗模数转换电路。为减小整个ADC的芯片面积和功耗,改善其谐波失真和噪声特性,重点考虑了第1级子ADC中MDAC的设计,将整个ADC的采样保持电路集成在第1级子ADC的MDAC中,并且采用逐级缩放技术设计7级子ADC的电路结构,在版图设计中考虑每一级子ADC中的电容及放大器的对称性。采用0.18μm CMOS工艺,该ADC的信噪比(SNR)为49.5 d B,有效位数(ENOB)为7.98位,该ADC的芯片面积只有0.56 mm2,典型的功耗电流仅为22 m A。整个ADC性能达到设计要求。

一种应用于CMOS图像传感器数字双采样ADC的PGA电路

提出了一种应用于CMOS图像传感器数字双采样模数转换器(ADC)的可编程增益放大器(PGA)电路。通过增加失调采样电容,采集PGA运放和电容失配引入的失调电压,在PGA复位阶段和放大阶段进行相关双采样和放大处理,通过数字双采样ADC将两个阶段存储电压量化,并在数字域做差,降低了PGA电路引入的固定模式噪声。采用0.18μm CMOS图像传感器专用工艺进行仿真,结果表明:在输入失调电压-30~30mV变化区间,提出的PGA的输出失调电压可以降低到1mV以下,相比传统PGA输出失调电压随输入失调电压单倍线性关系而言大大降低了列固定模式噪声。

用于数模混合电路中ADC测试的IP核设计

针对片上系统(SoC)中模数转换器(ADC)的测试,提出了一种测试IP核结构。IP核主要由模拟信号源、换位器和标准数模转换器(DAC)等组成,能够根据设计者不同的需求选择不同的测试方案。针对ADC的低位呆滞故障以及跳变故障的检测,提出了一种新的检测方法,解决了ADC低位故障检测困难的问题,该方法还可以用于对电压稳定度以及噪声的测量。通过对IP核数字电路部分的设计与仿真,证明IP核是可行的。

基于InP DHBT工艺集成高速同步功能的13 GS/s单比特ADC

实现了一款集成同步电路的超高速超宽带单比特模数转换器(ADC),芯片采用锁存型高灵敏度比较器实现单比特量化,采用数字鉴相方法实现多芯片时钟自同步,集成1∶8数据分接器以降低输出端口数据速率,极大地方便了系统应用。该芯片采用0.7μm InP DHBT工艺实现,测试结果显示,芯片最高采样率达13 GS/s,模拟输入带宽大于18 GHz,输入灵敏度小于-25 dBm,功耗为1.4 W。该芯片解决国内缺乏单比特超宽带收发系统及单比特量化大规模天线系统中核心芯片的问题,与国外同类芯片相比,采用的自同步的同步电路,具有系统应用简单,可实现超高速采样时钟同步的特点,便于实现多通道同步采样。

DAC,ADC电路的仿真实验研究

利用EDA技术进行复杂实验的研究与开发,是改革传统数字电路实验教学模式的有效途径,能帮助学生熟悉和掌握先进的电路实验方法和技能。通过实例分析和实验结果对比,能较快掌握在实践中广泛应用但在做硬件实验中效果不佳的DAC,ADC电路的原理、性能、应用和测试方法。

8位高速低功耗流水线型ADC优化设计研究

采用每级为1.5位精度的7级流水线结构,即7级子ADC设计一个8位80 MS/s的低功耗模数转换电路。通过设计精简且高效的数字校准和输出寄存模块,消除ADC实现过程中各种因素的影响,提高ADC的精度和信噪比。采用0.18μm CMOS工艺完成加工后,测得该ADC在输入信号为36.25 MHz,采样速率为80 MHz下的信噪比(SNR)为49.6 dB,有效位数(ENOB)接近8位,典型的功耗电流只有18 mA,整个ADC的芯片面积为0.5 mm^(2)。

高速ADC采集系统电路设计的考虑及分析

高性能ADC采集系统前端电路的设计及ADC本身固有的特点对系统性能的影响至关重要,优化高速采样系统设计取决于很多因素,包括应用性质、系统组成和ADC的结构,本文主要介绍了使用放大器或变压器作为ADC前端电路以及ADC芯片固有特点对系统性能的影响分析。

应用于∑Δ ADC的带隙基准源的设计

基于标准n阱0.6μm CMOS工艺条件,设计了一种用于高阶∑ΔADC的基准源结构。该电路在传统带隙基准电路的基础上,采用三个纵向晶体管串联的形式减小运放输入失调电压对基准电压的影响同时采用高增益运放来降低基准电流的失配。另外设计了启动电路以确保基准电路能正常工作。仿真结果表明此电路电源抑制比为73 dB,温度系数为9.6×10-6/℃。经过对系统的分析与验证,该电路完全满足高阶∑ΔADC对其性能的要求。

ADC中基于输入特性的动态可重构Dither结构

将伪随机数的宽带大幅度Dither(抖动)技术应用于高速、高精度A/D转换器(ADC)中,能够将量化噪声随机化,提高ADC的分辨率,在统计意义上减小微分非线性(DNL)误差,改善ADC的动态性能。针对流水线型ADC结构,根据各个子ADC输入信号的特点,提出动态可重构宽带大幅度Dither结构。将大幅度Dither分别引入ADC芯片内部各个子ADC中,在改善ADC动态性能的同时,使Dither动态调整更加灵活且有针对性,降低了Dither结构中DAC的位数和功耗。

一种高精度低功耗流水线ADC开关电容电路

提出一种新的电容失配校正方案及功耗驱动的OTA设计思路,通过对虚地电容的修正,将电容失配因子在取样保持系统中去除,达到提高电容匹配程度,降低OTA增益误差的要求,使开关电容部分的瞬态功耗下降.本文采用TSMC 0.18μm工艺设计了一个8位,取样速率为200MHz的流水线结构模数转换器作为验证电路,仿真结果说明此优化结构符合高精度和低功耗要求,可应用到流水线等高速模数转换电路中作为信号前端处理模块使用.

用于14位210MS/s电荷域ADC的4.5位子级电路

该文提出了一种用于高速高精度电荷域流水线模数转换器(ADC)的电荷域4.5位前端子级电路。该4.5位子级电路使用增强型电荷传输(BCT)电路替代传统开关电容技术流水线ADC中的高增益带宽积运放来实现电荷信号传输和余量处理,从而实现超低功耗。所提4.5位子级电路被运用于一款14位210 MS/s电荷域ADC中作为前端第1级子级电路,并在1P6M 0.18 mm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS,ADC内核面积为3.2 mm^2,功耗仅为205 mW。

集成有10位ADC的DSP在配电线路测量与保护中的应用

DSP技术在电力测量中的应用是测量仪器数字化的一个发展方向.为了解决在配网线路测量与保护技术中采样A/D不稳定性,采用TMS320LF2407DSP内嵌的ADC电路实现35kV/110kV线路测量和保护的方法,给出了详细的电路设计和有关程序设计.经A/D采样后的电流、电压送入DSP芯片,进行相关处理,得到所需要的电流和电压的平均值、有功功率及功率因数等电力参数.系统可以通过通信模块进行远程测量和数据传输,具有良好的灵活性、可升级性和高效性等特点.

多通道高速ADC电路PCB设计技术浅谈

ADC是将模拟信号转换为数字信号的芯片,它在电路系统中的作用决定了它必然和其它大量数字电路一起使用,所以在其PCB设计中除了需要考虑一般PCB设计中要注意的问题之外,还要在多方面引起特别注意,尤其是在高速应用中[1]。本文就针对多通道高速ADC电路设计的特点,以E2V公司的EV10AQ190芯片为例,重点讨论了包含多通道高速ADC的硬件电路设计中印刷电路板布局时所必须引起注意的问题,包括数字地和模拟地,数字电源和模拟电源的处理,ADC输入信号的隔离问题,采样时钟的处理和输出信号的阻抗匹配等问题[2]。

高精度ADC转换核的设计

在DSP的A/D转换电路中,转换核电路是整个电路的核心模块,包括时钟电路、采样保持电路(S/H)、MDAC电路、比较器电路、子ADC译码电路、冗余位数字校正电路等。同时转换核电路通常又是整个A/D电路中功耗最大的模块,其性能直接决定了整个A/D转换器的性能。文章介绍了一种l2位25MS/s转换核电路设计。该电路采用TSMC标准数字0.18μm CMOS工艺进行设计,版图面积为1.69mm2。采用Hspice对整个电路进行仿真。仿真的结果表明,电路工作于25MS/s、输入信号频率为6.5MHz时,输出信号的SFDR为75dB、SNDR为60dB,而整个电路的功耗为33.41mW。该设计为高精度DSP的设计提供了良好的技术基础。

一种新的全平行ADC编码器的自动校正技术

本文通过对成对ROM编码器电路的详细分析,提出了一种全新的编码校正电路。该电路结构简单,并能自动有效地校正编码输出,提高了ADC的性能。

自动消磁电路（ADC）分析与检测

自动消磁电路（ADC）是阴极射线管（CRT）显示设备的关键电路。通过对自动消磁电路元件的特性、工作原理分析，提出了改进的电路和常见故障检测的方法。

基于0.18μm CMOS工艺8bit/150MHz折叠插值ADC

折叠插值模数转换器的转换速度快,可实现并行一步转换,但由于受到面积、功耗以及CMOS工艺线性度和增益的限制,其精度较低。提出了一种电流模均衡电路,能够有效地消除折叠电路中的共模影响,提高折叠电路增益及线性度,从而提高电路的转换精度。应用此技术,设计了一款折叠插值A/D转换器,工作电压为3.3 V,采样时钟为150 MHz,并通过0.18μmCMOS工艺实现,版图总面积为0.22 mm2。

两步增量ADC的VerilogA行为级建模与仿真分析

为了更好的设计实现一种通过对同一硬件多次使用实现高分辨率数据转换的二阶两步增量式ADC电路的晶体管级电路,借助ADMS仿真工具,对一种基于电路复用的双采样、一位量化两步IADC(IADC2+IAD1)的各个模块和整体进行了VerilogA行为级建模,并给出了输入输出特性曲线,微分非线性等仿真结果。不考虑非理性因素,各模块模型均为理想情况下,微分非线性最大值5 LSB,积分非线性为1 LSB,有效位数为14 bit。为电路复用的两步二阶增量ADC的晶体管级设计与实现提供了参考依据。