用于高精度模数转换器的CMOS可变增益放大器

针对工业领域数据采集系统对大摆幅模拟信号精确采样的需求,提出了一种方便与高精度模数转换器(ADC)集成的CMOS可变增益放大器(VGA)。该VGA基于反相放大器结构,在5 V单电源供电的条件下支持最大±10 V信号输入。对传递函数的设计和电路结构的优化可保证VGA高线性度的同时不降低信噪比(SNR)。电路采用TSMC 0.18μm CMOS工艺进行设计并流片,面积为0.23 mm^(2),5 V供电时功耗为1.5 mW。在输入信号1 kHz、采样率200 kS/s条件下,将VGA与16 bit逐次逼近寄存器(SAR)ADC进行联合测试,测试结果表明信噪比达到89.80 dB,总谐波失真(THD)为-102.31 dB。该VGA具有输入范围大、精度高、面积小的特点,为工业信号采集应用提供了高集成度的解决方案。

一种11bit流水线高速模数转换器

为解决流水线模数转换器(ADC)在连续工作时功耗高、电容器匹配度有限以及运算放大器大摆幅输出信号下线性度下降的问题,基于0.5μm BCD工艺,设计了一款11 bit流水线高速ADC。提出了无采样保持放大器、幅度减半和多位量化相结合的设计方法,使ADC在大摆幅信号下有足够的线性度来处理信号,同时使电容数模转换器(DAC)的匹配精度满足ADC分辨率的要求,极大地降低了对电容阵列几何参数的匹配精度要求,具有较低的功耗。采用Cadence Virtuoso设计版图,测试结果表明,芯片的微分非线性(DNL)在-0.5~+0.5 LSB范围内,有效位数(ENOB)为10.61 bit,功耗为97 mW,获得了较好的性能。

ADC模数转换器有效位计算

将模拟信号转换为数字信号后再进行处理,是当前信号处理普遍使用的方法,模数转换器(ADC)就是将模拟信号转换为数字信号的器件,所以计算其有效转换位数对系统性能评估就显得尤为重要。文中结合项目工程实践,讨论了ADC有效转换位数的两种测试方法:噪声测试法和信噪比测试法,并对两种方法进行了仿真与分析。

示波器ADC转换器的测试方法研究

介绍模数转换器ADC的基本工作原理和应用发展,从硬件结构上定义了ADC的各个参数。根据示波器自身硬件设计以及测试需求,分析了柱状图测试方法和正弦波拟合测试方法对于示波器ADC测试的不适用性,并引入静态测试方法和动态测试方法,并分别详细分析了静态测试方法和动态测试方法的测试实现过程。通过labview开发测试代码实现示波器ADC转换芯片的静态、动态自动测试方法,分析两种测试方法各自的影响因素,比较两种方法在生产测试中的优劣性。实验结果表明:静态测试方法原理简单,但测试时间长、精度低,且对测试设备精度依赖度较高;动态测试方法测试时间短、精度高,且对测试设备精度要求较低,应用广泛。

一种具有1~128倍可变增益放大器的低功耗Sigma⁃Delta ADC

为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma⁃Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma⁃Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB的量化误差;使用优化的反馈电路,减小了电容失配引入的误差;PGA采用轨到轨的运放电路拓扑,增大了整个芯片的电压适应范围。基于180 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明:该Sigma⁃Delta ADC在采样频率512 kHz、过采样率(OSR)为256时,峰值信噪谐波失真比(SNDR)和有效位数(ENOB)分别为75.29 dB和12.21 bit,芯片功耗仅为0.92 mW。芯片能在2.3~5.5 V宽电源电压范围内正常工作,可实现最大128 V/V的增益。适用于小型传感器的信号测量应用,可以满足小型传感器低功耗、高精度的需求。

面向CMOS图像传感器应用的列级模数转换器研究进展

随着有源像素工艺以及互补金属氧化物半导体(CMOS)集成电路技术迅速发展,CMOS图像传感器(CIS)朝着高分辨率、高动态范围、低功耗、小体积的方向不断发展,在数码相机、汽车驾驶、安防监控、医学等多个领域中逐渐取代原市场主流的电荷耦合器件(CCD)图像传感器。模数转换器(ADC)作为模拟信号和数字信号的转换端口,是CMOS图像传感器中的重要组成部分,其性能的优劣直接决定了CMOS图像传感器的成像质量。对应用于CMOS图像传感器的模数转换器进行了综述,分析了几种主流架构的优缺点,阐述了面临的挑战以及解决方案,最后对未来的发展前景进行了展望。

一种具有纹波消除技术的10 bit SAR ADC

逐次逼近寄存器模数转换器(SAR ADC)在逐次逼近的过程中,电容的切换会使参考电压上出现参考纹波噪声,该噪声会影响比较器的判定,进而输出错误的比较结果。针对该问题,基于CMOS 0.5μm工艺,设计了一种具有纹波消除技术的10 bit SAR ADC。通过增加纹波至比较器输入端的额外路径,将参考纹波满摆幅输入至比较器中;同时设计了消除数模转换器(DAC)模块,对参考纹波进行采样和输入,通过反转纹波噪声的极性,消除参考纹波对ADC输出的影响。该设计将信噪比(SNR)提高到56.75 dB,将有效位数(ENOB)提升到9.14 bit,将积分非线性(INL)从-1~5 LSB降低到-0.2~0.3 LSB,将微分非线性(DNL)从-3~4 LSB降低到-0.5~0.5 LSB。

低速高精度串行输出ADC转换器MAX1132的原理及应用

本文介绍了美国美信公司最近推出的16位串行输出ADC转换芯片MAX1132的功能、特点及应用，详细分析了芯片的工作原理及工作时序，结合在某雷达显示终端的应用，给出了MAX1132应用系统软硬件的设计方法，并总结了应用中需要注意的一些技术问题。

超低功耗逐次逼近寄存器型模数转换器的设计

采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC)。为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构。重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局。采用0.18μm CMOS工艺,该ADC的信噪比(SNR)为72 d B,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB。整个ADC性能达到设计要求。

一种逐次逼近寄存器型模数转换器

设计了一种逐次逼近寄存器型模数转换器(SAR ADC)。提出了一种新型全动态钟控比较器结构,消除了比较器的亚稳态误差,解决了ADC输出不稳定的问题,实现了失调和噪声之间良好的折中,提升了ADC的动态性能;设计了一种全新的自举开关,在确保采样保持电路性能的同时提高了其可靠性;提出了一种新颖的正反馈结构的动态逻辑单元,并应用在逐次逼近逻辑电路中,在降低功耗的同时消除了误码问题;改进了共模电平产生电路结构,提高了共模电平的产生速度和稳定性。电路采用0.18μm DB S-BCD工艺设计实现,芯片面积约为360μm×560μm,10 bit分辨率模式下的功耗和信噪失真比(SNRD)分别为21.1μW和58.64 dB。

基于Pipelined结构的电流型CMOS模数转换器电路设计

低功耗设计在当前超大规模集成电路中越来越重要.以电流信号为转换对象,利用电流传输理论,结合电流型CMOS电路设计技术,设计了8位基于Pipelined结构的ADC电路.结果表明,利用电流型CMOS电路可方便地实现电流信号的加减与放大运算,避免了使用传统Pipelined电路结构中的运算放大器电路,因此电路结构简单,可显著降低电路的功耗,提高转换速度,计算机仿真结果表明,电路功能正确.

高精度高速A/D转换器时钟稳定电路设计

对高速A/D转换器(ADC)的结构及其时钟稳定电路的设计概念、研究对象进行了介绍,并对用于高速A/D转换器的时钟稳定电路进行了调研,从而提出了一种新的设计方法。

采用预充开关运放的低功耗12位40MS/s流水线模数转换器

设计了一个采用新型预充快速开启开关运放的低功耗12位40MS/s流水线模数转换器(ADC)。该转换器通过采用新型预充开关运放技术、采样保持电路消去结构、动态比较器和优化采样电容,大大降低了电路的功耗。电路设计采用1.8V 1P6M 0.18μmCMOS工艺,仿真结果表明,在40MS/s采样速率下,输入信号为19MHz时,无杂散动态范围(SFDR)为90.15dB,信噪失真比(SNDR)为72.98dB,功耗为27.9mW。

一种带宽可调的连续时间Δ-Σ模数转换器设计

提出了一种带宽为1~32 MHz、以1 MHz为步进的可调的连续时间Δ-Σ模数转换器(ADC),并且在标准65 nm CMOS工艺下进行了流片验证。设计采用传统三阶级联反馈型(CRFB)结构,并基于图形处理器单元(GPU)加速的连续时间Δ-ΣADC调制器系数设计方法针对系统系数进行了优化。设计在3组可调电阻、电容阵列的基础上针对反馈电流数模转换器(DAC)以及运算放大器进行了功耗可调设计,从而实现了功耗、输入带宽的高度可调特性。仿真结果表明,Δ-ΣADC在30 MHz带宽模式下能够实现81.36 dBc的无杂散动态范围(SFDR),在1~32 MHz的不同带宽模式下能够实现80~85.9 dB的信噪失真比(SNDR)。整个接收系统的测试结果表明,在保证系统整体性能的情况下,在1,5,10,20和32 MHz带宽模式下其功耗分别为33.7,45,48.9,77.1和101 mW。Δ-ΣADC的芯片面积为0.55 mm^2。

莱斯信道下大规模MIMO系统混合模数转换器的随机向量量化方案

针对大规模MIMO系统用配置单精度模数转换器(ADC)来降低系统能耗会导致系统损失部分性能的问题,提出了一种莱斯信道下大规模MIMO系统的采用混合ADC的随机向量量化(RVQ)改进方案。该方案在频分双工模式下,首先在基站端采用高分辨率ADC和低分辨率ADC混合的接收方案处理信号,使接收的导频信号和有用信号具有较高的转换精度;系统对导频信号进行信道估计后,再对信道状态信息(CSI)进行RVQ处理,以此减小系统的反馈开销;最后运用最小均方误差(MMSE)信号检测算法减轻由量化误差引起的的用户间干扰,从而达到降低能耗并减小系统性能损失的目的。实验结果表明,这种改进的RVQ方案能在降低系统能耗的基础上有效减小系统容量损失,并使其和速率接近传统的高分辨率ADC接收方案。

基于0.18μm CMOS工艺的2 Gsps 6比特全并行模数转换器设计

基于0.18μm CMOS工艺,研究并设计了一个精度为6比特、采样率为2 Gsps的全并行超高速模数转换器(ADC),发现并解决了门限限速效应(TLSE),进而提高了ADC的电压比较器的工作速度,并利用平均终端法减小了电路非线性失真。采用分段编码方式,使电路规模和速度都得到了优化。通过SMIC实现流片,有效面积为0.48mm^2。实测结果表明,该ADC芯片的最小分辨率为10mV,最高采样率可达2.2Gsps。最高采样率下有效位达到5.6比特,总功耗310mW。

一种采用4bit MDAC的12bit流水线模数转换器

采用GF 0.18μm标准CMOS工艺,设计并实现了一种12 bit 20 MS/s流水线模数转换器(ADC)。整体架构采用第一级4 bit与1.5 bit/级的相结合的方法。采用改进的增益数模单元(MDAC)结构和带驱动能力的栅自举开关来提高MDAC的线性度和精度。为了降低子ADC的功耗,采用开关电容式比较器。仿真结果表明,优化的带驱动的栅自举开关可减小采样保持电路(SHA)的负载压力,有效降低开关导通电阻,降低电路的非线性。测试结果表明:在20 MS/s的采样率下,输入信号为1.234 1 MHz时,该ADC的微分非线性(DNL)为+0.55LSB/-0.67LSB,积分非线性(INL)为+0.87LSB/-0.077LSB,信噪比(SNR)为73.21 dB,无杂散动态范围(SFDR)为69.72 dB,有效位数(ENOB)为11.01位。芯片面积为6.872 mm2,在3.3 V供电的情况下,功耗为115 mW。

12 bit 200 MS/s时间交织流水线A/D转换器的设计

介绍了一款应用于无线收发系统的12 bit 200 MS/s的A/D转换器(ADC)。流水线型模数转换器是从中频采样到高频采样并且具有高精度的典型结构,多个流水线型模数转换器利用时间交织技术合并成一个模数转换器的构想则是复杂结构和能量利用率之间的折中选择。采用了时间交织、流水线和运算放大器共享等技术,既提高了速度和精度,也节省了功耗。同时为了减小时序失配对时间交织流水线ADC性能的影响,提出了一种对时序扭曲不敏感的采样保持电路。采用SMIC0.13μm CMOS工艺进行了电路设计,核心电路面积为1.6 mm×1.3 mm。测试结果表明,在采样速率为200 MS/s、模拟输入信号频率为1 MHz时,无杂散动态范围(SFDR)可以达到67.8 d B,信噪失真比(SNDR)为55.7 d B,ADC的品质因子(Fo M)为1.07 p J/conv.,而功耗为107 m W。

大带宽采样下通用接收机ADC设计

为了解决宽带采样通用接收机中模数转换器(ADC)的抗干扰问题,定量分析采样带宽内存在不同功率的其他信号时对有用信号量化时造成的ADC输出信噪比的损失,对ADC输出信噪比的损失与输入有用信号信噪比、中频预选滤波器带宽内信号的信干噪比、输入信号功率、有用信号带宽、ADC采样带宽、ADC量化位数的关系进行理论分析与推导,并进行多场景下的仿真验证。结果表明,研究中对ADC输入和量化噪声的理论分析及推导是正确的,对于卫星通信中带宽20 kHz的典型信号,当要求输出信噪比损失小于0.1 dB时,要实现20,30和40 dB的抗干扰能力所需要的最小量化位数分别为8位,9位和10位。宽带采样下接收机ADC的设计,可获得最佳的性价比,并利于在工程中控制成本,对于宽窄带兼容接收有一定的工程意义。

基于0.11μm CMOS工艺的时域SAR模数转换器

为避免因多种延迟线之间不匹配造成的线性退化,提出了一种基于时域比较器的逐次逼近型SAR(Successive Approximation Register)模数转换器。通过使用单个延迟线来实现该模转换器的时域比较器,此延迟线包括数控延迟线和压控延迟线。提出的模数转换器具有8个有效位,使用面积为0.128 mm2的0.11μm CMOS工艺实现。实验结果表明,当工作电源电压低至0.6 V时,提出的时域SAR模数转换器功耗为1.8μW。