低功耗三输入AND/XOR门的设计

三输入AND/XOR门是Reed-Muller(RM)逻辑电路的一种基本复合门电路单元.针对现有AND/XOR门电路由AND门和XOR/XNOR门级联而成,导致电路延时长、功耗大等问题,提出一种晶体管级的CMOS逻辑和传输逻辑混合的低功耗三输入AND/XOR门电路.首先在55nm CMOS工艺下,对所设计电路进行原理图和版图设计;然后对版图进行寄生参数提取,并在不同工艺角下与基于典型级联结构的电路进行后仿真分析和比较.实验结果表明,在典型工艺角下,所提出的电路的面积、功耗和功耗延迟积的改进最高分别达到18.79%,26.67%与31.25%.

基于双逻辑门级图形表示的功耗优化技术

针对现有基于传统布尔逻辑进行逻辑级功耗优化的局限性,提出逻辑函数基于传统布尔逻辑和Reed-Muller逻辑的双逻辑门级图形表示的功耗优化方法.首先在逻辑级采用简化有序二叉决策图实现逻辑函数的双逻辑表示;然后通过代数分解和布尔分解获得双逻辑门级表示,进而基于功耗成本估算进行门级功耗优化;最后实现变量级和门级的两层次的优化方法.与学术界著名的ABC和工业界最先进的工具Design Compile(DC)进行比较的实验结果表明,该方法均具有一定的优势.