基于FPGA的实时高速二维DCT／IDCT处理器

在Ｗ．Ｌｉ提出的循环斜卷积分布算法［１］的基础上，利用ＦＰＧＡ设计可用于高速数据传输设备的二维８×８ＤＣＴ／ＩＤＣＴ实时处理器。它可用一根信号线控制计算ＤＣＴ／ＩＤＣＴ，其输入、输出为１４位、内部数据线及内部参数均为１６位。

DATA COMPRESSION FOR CHINESE CHARACTERS USING TRANSFORM RUNLENGTH CODING

In the transmission of two-tone images, one-dimensional run-length coding (ODRLC) is one of the most commonly used approaches. T. S. Huang and others have found that the compression ratio of ODRLC can be improved by coding the black run-length (BRL) and the white run-length (WRL) separately. But

红外图像实时无损压缩传输系统设计与实现

由于无线带宽的有限性,基于红外序列图像自身独特的特点,工程需要对红外序列图像进行无损压缩。通过比较JPEG 2000、SPIHT、JPEG+DPCM和JPEG_LS这4种算法的压缩性能和硬件实现复杂度,选取了性能最优易于硬件实现的JPEG_LS作为核心压缩算法,以DSP和FPGA作为硬件平台核心。为验证系统的可行性,实验通过FPGA进行红外图像采集,采集完的图像通过SRIO将数据传送到DSP中,DSP对传送过来的红外序列图像利用被细致优化过的JPEG_LS算法进行无损压缩,最后将压缩过的图像数据通过EMAC传送到PC机中并实时显示出来。实验结果表明该系统稳定可靠,可以对红外相机采集的数据进行实时无损压缩,基本满足实际工程需求。

高速图像压缩系统中DDR3控制器的实现

数字遥感图像具有数据量大、实时处理等特点,为了满足实时图像处理系统对大容量和高带宽存储系统的需求,利用spartan6系列FPGA内嵌的DDR3控制器IP核实现对DDR3存储器的读写操作,把DDR3存储器复杂的读写时序操作简化为简单的用户接口。通过介绍DDR3存储器的特点和DDR3控制器的工作原理,并对生成的DDR3控制器进行硬件测试,证明了该控制器性能稳定;通过配置参数和接口设计把该控制器成功地应用到实时图像压缩系统中,该DDR3控制器的简单接口和灵活配置,以及DDR3存储器高带宽、大容量的特点,使DDR3存储器得到了广泛的应用。

片间高速图像传输系统的设计与实现

针对图像采集与处理系统研发中的现场可编程门阵列(FPGA)之间的高速图像数据传输问题,设计了一种全双工、高吞吐率、高稳定性和高抗干扰能力的高速图像数据传输方案。设计的片间高速图像传输系统提供了通用的图像传输接口,可兼容不同的数据位宽和用户时钟频率。高速图像传输模块分为协议层和物理层。协议层包括跨时钟域电路和CXP图像传输协议编译码电路,完成跨时钟域和图像数据流编译码处理;物理层基于Aurora 8B/10B core,完成数据流的串并转换以及多通道绑定等处理,并采用GTH收发器实现高速串行数据的收发。仿真测试表明,图像数据传输正确,图像数据流同步时钟最高可达250 MHz,传输位宽达128 bit,最高吞吐率可达32 Gbit/s,平均吞吐率为20 Gbit/s,并且还有很大的提升潜力。该高速图像传输系统能够实现高吞吐率、高抗干扰、低错误率的图像数据传输,有助于各种不同视觉测量系统和图像处理系统的开发,具有广泛的应用价值。

一种基于ADV202的视频压缩系统设计

为了解决传统模拟视频系统带宽太宽、易受干扰的问题,设计了一种满足无线信道传输视频信号的特殊要求的视频压缩子系统。该系统的算法采用基于小波变换的M-JPEG2000算法,没有帧间压缩,非常适合在实时性要求很高的情况下压缩数字视频,并且没有JPEG的方块效应,且具有很强的灵活性,可根据不同的需要来通过软件配置来满足其要求。