百万门级ASIC/SOC设计:EDA工具的选择

1 引言纵观人类社会科技进步的历史,人类的智慧和创造性不仅表现在设计、生产最终直接消费产品的发明创造上,与此同时科学家和发明家为了打破人类自身局限而进行的无数延伸智慧和体力进行创造所获得的成就同样令我们由衷地赞叹。我们不可否认,在科技高度发达的今天,我们更加离不开这类高科技工具的有效应用。

宇航用总线型上注刷新ASIC的设计

当前宇航任务中,SRAM型FPGA易受到单粒子效应的影响,造成非预期的功能失效。为消减单粒子效应的影响、减小FPGA在轨维护重复开发和测试的工作量,设计了一款支持多种总线、适配多型FPGA和存储器的上注刷新ASIC芯片,用于完成FPGA的程序加载、动态刷新、程序上注等操作。首先介绍了ASIC系统层级、模块层级设计、工作流程规划,并简述了ASIC抗单粒子原理。通过对通信协议的兼容设计,ASIC同时支持CAN总线、RS485总线;通过对FPGA配置位流结构分析,ASIC支持9种FPGA的加载和刷新,并实现国产兼容;通过对存储器数据格式转换,ASIC能够在BPI Flash、SPI Flash、PROM等多种存储器中存储配置位流;对刷新的触发、SEFI检测、刷新的执行进行了论述。对影响ASIC上注速度的因素进行了分析和仿真验证;使用原型验证板、ASIC验证板配合可插拔的FPGA、存储器上浮小板完成流片前后的各项功能验证,验证结果符合预期。评估刷新的效果并与其他在轨维护方案进行对比,总线型FPGA上注刷新ASIC具有一定优势,可以高效、可靠地满足宇航FPGA的多种在轨维护需求。

基于RISC-V内核的UHF RFID阅读器SoC设计

为降低RFID阅读器产品设计的难度和结构复杂度,设计一款符合ISO/IEC 18000-6C协议的RFID阅读器SoC。系统用硬件实现协议中对于阅读器要求的脉冲间隔码模块、循环冗余编码/校验模块、FM0码/Miller码解码模块等。(有歧义)选用开源RISC-V内核蜂鸟E203提供控制和用户可编程空间。编写基于FreeRTOS实时嵌入式操作系统的SoC配套软件。经过测试,该设计能够在FPGA芯片内正常运行,实现符合协议对阅读器通信要求的相关操作,能够支持二次开发实现除RFID通信外的其它操作。

集成电路设计与集成系统专业课程思政融入与探索——以“SoC设计”课程为例

文章以“SoC设计”课程为例,对集成电路设计与集成系统专业(以下简称“集成电路专业”)课程思政融入进行探索。从立德树人根本任务出发,围绕专业面向国家战略需求培养高素质应用研究型人才的培养目标,根据学生的特点,并结合课程内容的知识体系及集成电路行业发展现状,采用模块化教学和“滴灌式”教育相结合的方式,探索在多时间跨度和多空间维度进行课程思政融入,使思想政治教育贯穿教学全过程。

基于Python脚本的SoC寄存器模块自动化设计

片上系统芯片(SoC)包含大量可通过系统总线配置的寄存器模块。在芯片设计流程中,需要人工设计寄存器模块功能,并形成可阅读的设计文档,再由硬件描述语言(Hardware Description Language)描述为实际数字电路,还需要有便于芯片仿真验证的寄存器模型以及基于C语言的嵌入式固件程序用于应用软件开发。本文提供一种基于Python脚本语言的芯片设计流程,将上述芯片设计流程串联起来,做到一次规格设计,自动化输出寄存器模块的不同设计描述,有效提高了SoC芯片设计效率。

用于SoC芯片启动和调试的SPI转AHB接口设计

阐述设计的SPI转AHB模块,创造性地结合SPI Slave接口和AHB总线主设备接口的两种协议,专门用于SoC芯片的启动和调试场景,在FPGA实测和实际流片项目中,均得到验证和实际应用。

一种高精度消除SOC累积误差电路的设计

本文设计了一种用于电动汽车蓄电池管理系统中的高精度消除SOC(荷电态)累积误差电路方案,该方案基于磷酸铁锂电池全生命周期的特点,采用三段法,在起始点利用读表法确定SOC初始值,过程中通过高精度的电路和提高采用频率的方法来减少计算误差,通过提高单体电池电压的测量精度,在充放电末端修正计算中的累积误差,以实现精确预测电动汽车电池SOC的目标。

GEM探测器多通道前端读出ASIC设计

为满足高效率、高分辨率、高通量二维位置灵敏中子探测器的需求,设计了基于GF 0.18μm工艺的32通道GEM探测器前端读出ASIC数模混合芯片。针对GEM探测器输出的信号特点,设计了灵敏电荷放大电路、成形电路、甄别器电路等模拟电路以及刻度信号配置电路、译码器电路等数字电路。测试结果表明:ASIC最高计数率可达10^(7)s^(-1),前放电路具有较好的积分线性度。

面向工程应用的MMC-BESS的SOC均衡控制参数设计

针对模块化多电平电池储能系统(MMC-BESS)技术实际工程应用问题,从调制、效率、子模块电容电压均衡及器件选型4个维度,为荷电状态(SOC)均衡控制参数设计提供理论依据及操作性强的实用设计步骤和方法,并提出了控制参数分段的桥臂内子模块间SOC均衡控制方法,用于提高SOC均衡控制速度,以拟建的示范工程为示例,进行控制参数设计,并通过仿真验证控制参数设计的合理性及分段控制参数加速SOC均衡控制的有效性。

基于物联网应用的SoC超低功耗芯片设计

阐述在PULPino SoC平台上进行超低功耗芯片的设计,采用电源门控、时钟门控、功耗管理模块的低功耗设计技术,在各个设计层次上进行功耗优化,从而实现超低功耗的SoC芯片。

一种SoC程序加载与更新控制器的设计及FPGA实现

在片上系统(system on chip,SoC)设计的过程中,为了减少芯片面积和知识产权核授权成本且不降低芯片性能,一般仅在芯片内部放置静态随机存取存储器(static random-access memory,SRAM)对用户程序进行存储和修改,这样SoC就需要一种或多种合适的程序加载和更新方式。为解决现有方案存在的程序加载方式复杂、可选的存储器件单一、通用性低等问题,研究并设计了SoC程序加载与更新的硬件控制器模块。该模块最多支持3种非易失性存储器共6种存储器选择方案在上电时自举加载程序至SRAM并启动SoC、程序在线或者离线(带EXFAT文件系统)更新。最后设计基于ARM CM3内核的SoC对该模块在现场可编程门阵列(field programmable gate array,FPGA)平台进行验证,结果表明,该模块在50 MHz时钟下处理16 Kbyte程序,最快11.5 ms完成SoC自举加载启动、20.5 ms完成程序在线更新和启动、300 ms完成离线更新并启动。该模块仅与SoC内核复位相连且不与下载器通信,可嵌入其他SoC内核并根据成本自由选择存储器和下载器,在设计各种低成本高速SoC的应用中具有重要工程意义。

国密SM4算法CBC模式的高效设计与实现

密码技术是现代信息安全技术产业发展的核心,其中,国密SM4分组密码算法因其硬件实现简单、效率高等优点,已广泛应用于加密传输、加密存储等领域.随着应用领域的不断扩展,对硬件加密效率的需求也随之提高.目前,借助流水线技术,基于ASIC实现的SM4算法在ECB(electronic code book)工作模式下能够达到较高的吞吐量.然而,在CBC(cipher block chaining)模式下,由于相邻的数据存在依赖关系,流水线技术难以提高硬件设计的吞吐率.为解决这一问题,提出了2种逻辑化简方法:一种作用于轮函数迭代过程,另一种作用于S盒置换过程.这2种方法在每一轮迭代的关键路径中均减少了2个异或运算的延时.在TSMC 40 nm工艺下的ASIC综合结果表明,该设计在CBC模式下的吞吐率达到4.2 Gb/s,单位面积吞吐量达129.4 Gb·s^(-1)·mm^(-2),高于已发表的同类设计.

基于Cortex_M3内核的SoC芯片软硬件协同验证平台设计实现

片上系统(System on Chip,SoC)一般包括可配置的通用IP核和用户自行设计的专用IP核组成的系统[1]。SoC芯片的规模、复杂度和集成度日益增加,芯片验证的时间占据了整个研发周期的三分之二,验证的充分性有效地保证了芯片投片的成功率[2]。在基于处理器IP设计构建出SoC芯片系统后,如何对系统架构和各功能进行验证的复杂度也在不断提高。在SoC芯片设计阶段的验证,通常分为两个阶段来进行验证。第一个阶段是在设计初期,使用软硬件协同仿真技术进行早期验证与开发,在此过程中主要是利用仿真技术对硬件系统功能进行验证以及设计漏洞的调试,是SoC设计中非常重要的环节。

基于SoC架构的低时延智能物联代理装置设计

为了解决物联网系统运行过程的时延问题,文中基于SoC架构设计应用于综合能源服务的低时延智能物联代理装置,通过SRAM进行数据程序编程,内部设定FLASH芯片,利用上电操作完成时钟倍频。装置引入AndesCore N10进行数据处理,同时配备N1068A-S处理器进行数据代码操作。建立加速链实现通信加速,通过驱动电路和主机电路进行算法电路实现和外设控制。设置初始化程序、通信程序、中断程序和主程序进行图像跟踪,实现识别和匹配,完成软件程序设计。实验结果表明,基于SoC架构的低时延智能物联代理装置具有很强的信息采集、存储、计算和分析能力,能够很好地处理本地信息,并将本地信息转化成控制信息,从而缩短装置时延。

ASIC/SoC前端设计流程剖析

1 引言步入二十一世纪,原先对集成电路的认识基本仅限于其外部引脚功能而对其内部构造和实现感到很神秘的中国工程师们,在国家大力发展集成电路产业的优惠政策鼓舞及在国际集成电路产业热点向中国大陆转移的大好形势下。

一种数字后端设计DFT的方法分析

阐述可测试性设计(DFT)的特点。分析一种ASIC设计中DFT的方法,包括定义扫描链、定义测试信号、提取扫描链、写入测试协议,使设计人员可以优化最终芯片制造的功耗、面积和时序。

基于CKS32F407的电压监测仪硬件系统设计

采用ASIC(专用电能计量芯片)搭配32位通用MCU方案,以国产微处理器CKS32F407为核心设计一种电压监测仪硬件系统。该文论述该硬件系统的实现方案并进行关键元器件选型与硬件设计,主要包括电源电路、信号采集电路、MCU微控制器核心电路、本地通信接口电路、数据存储电路、实时时钟电路、人机接口电路和远程GPRS通信电路。实验结果表明,该硬件系统设计合理,性能稳定。

“SoC设计山寨化”背后:设计服务推动ASIC复苏

设计服务通过缩短并降低SoC设计的时间、成本和风险门槛,揭开了SoC设计的神秘面纱,推动了ASIC需求的复苏,同时也改变了Fabless在整个半导体产业链中的定位和价值。

芯粒技术在人工智能芯片设计中的应用探索

随着人工智能技术的飞速发展,人工智能(Artificial Intelligence,AI)芯片的需求呈指数级增长。为了满足AI芯片的高算力需求,基于芯粒技术(Chiplet)的片上系统(System on Chip,SoC)设计方法逐渐受到关注。Chiplet技术可以灵活地将多种功能模块进行组合,从而实现不同的芯片系统。基于Chiplet技术的AI芯片设计可以带来更高的算力、更好的灵活性和更低的功耗。本文详细探讨基于Chiplet技术的人工智能芯片设计方法,并分析其技术特点、设计流程以及面临的挑战。

基于IP核的智能化电器SOC设计与实现

提出了基于IP核的智能化电器系统芯片设计方法。在综合分析智能化电器内容的基础上 ,自行设计了构成微机保护芯片的数据采集、数据处理、保护算法、数据和任务调度等一系列模块。并将其组合实现了完成线路保护的系统芯片设计。通过在FPGA上的硬件仿真和对实际构成的保护单元的实际测试 ,验证了芯片设计的正确性。在现有设计基础上通过IP复用 ,只需改变保护算法模块和重新设置数据与任务调度模块就能设计用于其他电力设备保护的芯片。该芯片和微处理器结合构成了当今比较理想的智能化电器设计硬件平台。