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A 5MS/s 12-Bit Successive Approximation Analog-to-Digital Converter
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作者 Qinghong Li Xianguo Cao +2 位作者 Liangbin Wang Zechu He Weiming Liu 《Open Journal of Applied Sciences》 2023年第10期1778-1786,共9页
With the continuous development of science and technology, digital signal processing is more and more widely used in various fields. Among them, the analog-to-digital converter (ADC) is one of the key components to co... With the continuous development of science and technology, digital signal processing is more and more widely used in various fields. Among them, the analog-to-digital converter (ADC) is one of the key components to convert analog signals to digital signals. As a common type of ADC, 12-bit sequential approximation analog-to-digital converter (SAR ADC) has attracted extensive attention for its performance and application. This paper aims to conduct in-depth research and analysis of 12-bit SAR ADC to meet the growing demands of digital signal processing. This article designs a 12-bit, successive approximation analog-to-digital converter (SAR ADC) with a sampling rate of 5 MS/s. The overall circuit adopts a fully differential structure, with key modules including DAC capacitor array, comparator, and control logic. According to the DAC circuit in this paper, a fully differential capacitor DAC array structure is proposed to reduce the area of layout DAC. The comparator uses a digital dynamic comparator to improve the ADC conversion speed. The chip is designed based on the SMIC180 nm CMOS process. The simulation results show that when the sampling rate is 5 MS/s, the effective bit of SAR ADC is 11.92 bit, the SNR is 74.62 dB, and the SFDR is 89.24 dB. 展开更多
关键词 successive approximation analog-to-digital converter SEGMENTED Capacitor Array
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Overview of Energy-Efficient Successive-Approximation Analog-to-Digital Converters: State-of-the-Art and a Design Example 被引量:1
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作者 Sheng-Gang Dong Xiao-Yang Wang +2 位作者 Hua Fan Jun-Feng Gao Qiang Li 《Journal of Electronic Science and Technology》 CAS 2013年第4期372-381,共10页
This paper makes a review of state-of-the- arts designs of successive-approximation register analog-to-digital converters (SAR ADCs). Methods and technique specifications are collected in view of innovative ideas. A... This paper makes a review of state-of-the- arts designs of successive-approximation register analog-to-digital converters (SAR ADCs). Methods and technique specifications are collected in view of innovative ideas. At the end of this paper, a design example is given to illustrate the procedure to design an SAR ADC. A new method, which extends the width of the internal clock, is also proposed to facilitate different sampling frequencies, which provides more time for the digital-to-analog convert (DAC) and comparator to settle. The 10 bit ADC is simulated in 0.13 μm CMOS process technology. The signal-to-noise and distortion ratio (SNDR) is 54.41 dB at a 10 MHz input with a 50 MS/s sampling rate, and the power is 330 μW. 展开更多
关键词 analog-to-digital converter asynchro-nous CLOCK review successive-approximation registeranalog-to-digital converters.
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一种基于冗余位结构CDAC的12 bit SAR ADC
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作者 都文和 韩波 +1 位作者 宋昊洋 王梦梦 《北华大学学报(自然科学版)》 CAS 2024年第6期825-832,共8页
提出一种基于非二进制冗余位结构CDAC的12 bit全差分逐次逼近型模拟数字转换器(SAR ADC)。传统SAR ADC中CDAC的单位电容数量随位数指数增长,且采用全差分结构的电容数量是单端结构的两倍,导致CDAC建立时间过长。为此,设计一种加入冗余... 提出一种基于非二进制冗余位结构CDAC的12 bit全差分逐次逼近型模拟数字转换器(SAR ADC)。传统SAR ADC中CDAC的单位电容数量随位数指数增长,且采用全差分结构的电容数量是单端结构的两倍,导致CDAC建立时间过长。为此,设计一种加入冗余位的分段式电容阵列,减少单位电容数量,提高CDAC建立速度。动态比较器的比较速度快,会导致数字码误判,通过加入冗余位弥补比较器对数字码误判的缺陷;采用底板采样技术,避免沟道电荷注入和时钟馈通,提高采样精度;采用SMIC 130 nm CMOS工艺。在电源电压1.2 V、20 MS/s采样率下,对1024点FFT仿真。结果显示:当输入频率(9.824 MHz)接近奈奎斯特频率时,该ADC的整体信噪失真比(SNDR)达到72.42 dB,有效位数(ENOB)达到11.73 bit;无杂散动态范围(SFDR)达到88.4 dBc,功耗为1.29 mW。 展开更多
关键词 逐次逼近型模数转换器 非二进制冗余位 分段电容 底板采样
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一种应用于12 bit SAR ADC C-R混和式DAC
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作者 谢海情 陈振华 +1 位作者 谷洪波 曹武 《电子设计工程》 2024年第12期113-117,共5页
针对ADC中功耗、精度与成本之间相互制约的问题,提出一种应用于12 bitSARADC的混合电容电阻型(C-R)DAC结构。高6位采用温度计编码的电容阵列结构;低6位选择电阻阵列结构。对电路进行非线性分析选取合理的元件尺寸。另外,采用非交叠时钟... 针对ADC中功耗、精度与成本之间相互制约的问题,提出一种应用于12 bitSARADC的混合电容电阻型(C-R)DAC结构。高6位采用温度计编码的电容阵列结构;低6位选择电阻阵列结构。对电路进行非线性分析选取合理的元件尺寸。另外,采用非交叠时钟电路作为开关控制时序,避免开关切换时引起瞬态毛刺导致电容电荷泄露。基于GSMC 95 nm工艺,完成电路、版图设计与仿真,并完成流片测试,DAC版图总面积为317.2μm×262.5μm,流片测试结果表明,DNL的范围为-0.38~+0.44 LSB,INL的范围为-0.73~+0.4 LSB,满足12位ADC的设计要求。 展开更多
关键词 数模转换器 逐次逼近型 电容电阻结构 温度计编码
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一种6倍无源增益低OSR低功耗的二阶NS SAR ADC
5
作者 黄子琪 徐卫林 +2 位作者 韦保林 韦雪明 李海鸥 《微电子学》 CAS 北大核心 2024年第2期177-182,共6页
针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声;其残差电压是通过开关MOS阵列复用... 针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声;其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声。180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了13.5位ENOB,电路功耗仅为6.98μW。 展开更多
关键词 逐次逼近模数转换器 无源噪声整形 低功耗 低过采样比 残差电压
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一种16位110 dB无杂散动态范围的低功耗SAR ADC
6
作者 邢向龙 王倩 +3 位作者 康成 彭姜灵 李清 俞军 《电子科技大学学报》 EI CAS CSCD 北大核心 2024年第2期185-193,共9页
该文设计了一款16位、转换速率为625 kS/s的逐次逼近寄存器型模数转换器(SAR ADC)。改进的采样保持电路结构,优化了采样线性度和噪声性能。采用分段结构设计电容型数模转换器并使用混合方式的电容切换方案,减小面积和能耗。利用扰动注... 该文设计了一款16位、转换速率为625 kS/s的逐次逼近寄存器型模数转换器(SAR ADC)。改进的采样保持电路结构,优化了采样线性度和噪声性能。采用分段结构设计电容型数模转换器并使用混合方式的电容切换方案,减小面积和能耗。利用扰动注入技术提升ADC的线性度。比较器采用两级积分型预放大器减小噪声,利用输出失调存储技术及优化的电路设计减小了比较器失调电压和失调校准引入的噪声,优化并提升了比较器速度。芯片采用CMOS 0.18μm工艺设计和流片,ADC核心面积为1.15 mm^(2)。测试结果表明,在1 kHz正弦信号输入下,ADC差分输入峰峰值幅度达8.8 V,信纳比为85.9 dB,无杂散动态范围为110 dB,微分非线性为-0.27/+0.32 LSB,积分非线性为-0.58/+0.53 LSB,功耗为4.31 mW。 展开更多
关键词 模数转换器 数模转换器 低噪声比较器 失调校准 采样保持 逐次逼近寄存器
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高精度低功耗噪声整形SAR ADC设计
7
作者 赵壮 付云浩 +2 位作者 谷艳雪 常玉春 殷景志 《吉林大学学报(信息科学版)》 CAS 2024年第2期226-231,共6页
针对传统无源有损积分环路滤波器相较于有源无损积分环路滤波器,具有功耗低、电路设计简单等特点,但其噪声传输函数(NTF:Noise Transfer Function)平滑,噪声整形效果较弱的问题,提出了一种无源无损的二阶积分环路滤波器,保留了无源有损... 针对传统无源有损积分环路滤波器相较于有源无损积分环路滤波器,具有功耗低、电路设计简单等特点,但其噪声传输函数(NTF:Noise Transfer Function)平滑,噪声整形效果较弱的问题,提出了一种无源无损的二阶积分环路滤波器,保留了无源有损积分优点的同时具有良好噪声整形效果。设计了一款分辨率为16 bit、采样率为2 Ms/s的混合架构噪声整形SAR ADC。仿真结果表明,在125 kHz带宽、过采样比为8时,实现了高信号与噪声失真比(SNDR(Signal to Noise and Distortion Ratio)为91.1 dB)、高精度(14.84 bit)和低功耗(285μW)的性能。 展开更多
关键词 逐次逼近型模数转换器 噪声整形SAR ADC 高精度 低功耗
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超小面积超低功耗9位模数转换器
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作者 马源 王学诚 张沕琳 《南京邮电大学学报(自然科学版)》 北大核心 2024年第1期13-19,共7页
设计了一种40 nm CMOS技术下的9位差分逐次逼近式(SAR)模数转换器(ADC)。通过理论推导计算电容器失配误差和寄生效应的影响,结合MATLAB软件特点建立了快速蒙特卡洛仿真模型,模型可根据ADC各项关键参数约束,实现多结构性能比较算法。根... 设计了一种40 nm CMOS技术下的9位差分逐次逼近式(SAR)模数转换器(ADC)。通过理论推导计算电容器失配误差和寄生效应的影响,结合MATLAB软件特点建立了快速蒙特卡洛仿真模型,模型可根据ADC各项关键参数约束,实现多结构性能比较算法。根据工艺参数和版图提取信息,将实际参数代回仿真模型进行快速验证,极大降低了架构调整带来的迭代成本。最终实现的ADC硅片面积仅为0.0043 mm^(2),在125 kS/s采样率下测得的功耗开销仅为360 nW,对于2.6 kHz的1.8 Vpp输入信号实现了8.4 bit的有效位数(ENoB)和68.8 dB的无杂散动态范围(SFDR)。 展开更多
关键词 模数转换器 逐次逼近式 超低功耗 生物传感系统
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应用于24G雷达芯片系统的12 bit 50 MS/s SAR ADC
9
作者 张鸣 陈磊 +1 位作者 郑喜鹏 郝建娇 《电子设计工程》 2024年第12期65-70,共6页
针对24G雷达芯片的设计需要,设计了一款12 bit、采样率为50 MS/s的逐次逼近型模数转换器(SARADC)。整体架构采用全差分形式,采用改进型的分裂式电容阵列,提高CDAC的建立速度。同时,采用二进制重组权重的冗余校正算法,进一步提高系统线... 针对24G雷达芯片的设计需要,设计了一款12 bit、采样率为50 MS/s的逐次逼近型模数转换器(SARADC)。整体架构采用全差分形式,采用改进型的分裂式电容阵列,提高CDAC的建立速度。同时,采用二进制重组权重的冗余校正算法,进一步提高系统线性度。利用优化的Strong-arm比较器结构,与异步时序配合,提高ADC的工作速度。电路采用SMIC 40 nmCMOS工艺进行设计,后仿真结果表明,在电源电压为1.1 V,采样率为50 MS/s下,输入信号频率约为5 MHz的正弦信号,无杂散动态范围为80.6 dBc,信噪失真比为71.5 dB,有效位数能够达到11.58 bit。 展开更多
关键词 逐次逼近型模数转换器 分裂式电容阵列 二进制重组权重 冗余 异步时序
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应用于5.8 GHz雷达中的12 bit SAR ADC
10
作者 郑喜鹏 陈磊 +1 位作者 伍振环 邢蕾 《电子设计工程》 2024年第13期93-98,共6页
为满足5.8 GHz雷达系统的需要,在HLMC55LP工艺中设计了一款12 bit SAR ADC,ADC的采样率为500 kHz/250 kHz两档可调,采用单调电容开关时序,且在电容阵列的高位部分加上2个冗余位设计,该冗余位对高位的CDAC建立误差,比较器误差都有一定的... 为满足5.8 GHz雷达系统的需要,在HLMC55LP工艺中设计了一款12 bit SAR ADC,ADC的采样率为500 kHz/250 kHz两档可调,采用单调电容开关时序,且在电容阵列的高位部分加上2个冗余位设计,该冗余位对高位的CDAC建立误差,比较器误差都有一定的容忍能力,可以带来ADC性能上的提升。系统采用上极板采样,可以在采样周期结束的瞬间就开始逐位比较过程,省去了采用底极板采样第一拍CDAC建立的过程,提高了转换速度,相对于底极板采样也节省了一定的开关功耗。后仿结果表明,模拟输入20 kHz差分中频信号,在500 kHz采样频率,3.3 V电源电压下,ADC的有效位数为11.56 bit,SNR为71.04 dB,SFDR为80.37 dBc,功耗约为2 mW。 展开更多
关键词 逐次逼近型模数转换器 上极板采样 冗余结构 单调电容开关时序
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一种实现失配误差整形与4倍无源增益的噪声整形SAR ADC
11
作者 林宇凡 《中国集成电路》 2024年第5期72-78,共7页
本文提出了一种高分辨率的完全无源的噪声整形逐次逼近型模数转换器(SAR ADC)。首先,其采用了一种二阶误差反馈式失配误差整形技术(EFMES),并且使用了一种数字预测方法来恢复MES引起的信号范围损失。其次,采用了一种完全无源的噪声整形... 本文提出了一种高分辨率的完全无源的噪声整形逐次逼近型模数转换器(SAR ADC)。首先,其采用了一种二阶误差反馈式失配误差整形技术(EFMES),并且使用了一种数字预测方法来恢复MES引起的信号范围损失。其次,采用了一种完全无源的噪声整形结构,实现了无源求和与4倍无源增益,对系统内热噪声与量化噪声进行整形。最后。采用了一种差分式的定制电容,大大降低了电容阵列整体面积的同时依然保有良好的线性度。该设计使用SMIC 0.18μm工艺实现,后仿真表明,在1.8V电源电压、25倍过采样率和1MS/s的采样频率下,ADC的SNDR为88.23dB,SFDR为93.67dB。功耗仅为965μW,电路有效面积为1.95mm^(2)。 展开更多
关键词 逐次逼近 模数转换器 失配误差整形 定制电容 噪声整形 动态元件匹配
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An Energy-Efficient 12b 2.56 MS/s SAR ADC Using Successive Scaling of Reference Voltages
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作者 Hojin Kang Syed Asmat Ali Shah HyungWon Kim 《Computers, Materials & Continua》 SCIE EI 2022年第7期2127-2139,共13页
This paper presents an energy efficient architecture for successive approximation register(SAR)analog to digital converter(ADC).SAR ADCs with a capacitor array structure have been widely used because of its simple arc... This paper presents an energy efficient architecture for successive approximation register(SAR)analog to digital converter(ADC).SAR ADCs with a capacitor array structure have been widely used because of its simple architecture and relatively high speed.However,conventional SAR ADCs consume relatively high energy due to the large number of capacitors used in the capacitor array and their sizes scaled up along with the number of bits.The proposed architecture reduces the energy consumption as well as the capacitor size by employing a new array architecture that scales down the reference voltages instead of scaling up the capacitor sizes.The proposed 12-bit SAR ADC is implemented in Complementary Metal Oxide Semiconductor(CMOS)0.13 um library using Cadence Virtuoso design tool.Simulation results and mathematical model demonstrate the overall energy savings of up to 97.3%compared with conventional SAR ADC,67%compared with the SAR ADC with split capacitor,and 35%compared with the resistor and capacitor(R&C)Hybrid SAR ADC.The ADC achieves an effective number of bits(ENOB)of 11.27 bits and consumes 61.7 uW at sampling rate of 2.56 MS/s,offering an energy consumption of 9.8 fJ per conversion step.The proposed SAR ADC offers 95.5%reduction in chip core area compared to conventional architecture,while occupying an active area of 0.088 mm2. 展开更多
关键词 Low voltage low power successive approximation register analog to digital converter switching energy
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一种噪声整形的SAR ADC设计
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作者 戴澜 胡鑫 《通信电源技术》 2023年第4期22-24,共3页
首先采用栅压自举采样电路、比较器、全差分分段式电容阵列以及同步时序控制来实现10 bit SAR ADC的设计,在此基础上加入Sigma-Delta调制器来实现噪声整形,并将动态比较器改为4输入动态比较器以便进行电压余量求和,最终实现了12 bit NS ... 首先采用栅压自举采样电路、比较器、全差分分段式电容阵列以及同步时序控制来实现10 bit SAR ADC的设计,在此基础上加入Sigma-Delta调制器来实现噪声整形,并将动态比较器改为4输入动态比较器以便进行电压余量求和,最终实现了12 bit NS SAR ADC的设计。 展开更多
关键词 逐次逼近模数转换器 SIGMA-DELTA调制器 采样 噪声整形
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一种三阶混合结构的噪声整形SAR ADC 被引量:1
14
作者 解汉君 王妍 付晓君 《微电子学》 CAS 北大核心 2023年第5期747-751,共5页
设计了一种三阶噪声整形逐次逼近模数转换器。该转换器采用由二阶误差反馈结构和一阶级联积分器前馈结构组成的混合噪声整形结构,通过该混合结构来控制反馈余量并提升噪声传输函数的阶数,通过基于共模的开关切换方式优化了比较器动态失... 设计了一种三阶噪声整形逐次逼近模数转换器。该转换器采用由二阶误差反馈结构和一阶级联积分器前馈结构组成的混合噪声整形结构,通过该混合结构来控制反馈余量并提升噪声传输函数的阶数,通过基于共模的开关切换方式优化了比较器动态失调电压,实现了三阶噪声传输函数。该电路基于0.35μm CMOS工艺进行设计仿真。使用3.3 V电源电压进行供电,在2 MS/s采样频率以及8倍过采样率下,功耗为1.87 mW,实现了87.93 dB的SNDR,有效位数(ENOB)为14.3 bit,在传统8位SAR ADC的基础上提升了有效位数6.3 bit。 展开更多
关键词 模数转换器 噪声整形 逐次逼近 基于共模的开关切换
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基于GND采样技术的逐次逼近型模数转换器设计 被引量:1
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作者 叶茂 楚银英 赵毅强 《湖南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2023年第2期129-137,共9页
针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求,设计了一款低功耗逐次逼近型(SAR)模数转换器(ADC).电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗,并使用了分段电容阵列,在进一步降低切换功耗的同时,还缩减了... 针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求,设计了一款低功耗逐次逼近型(SAR)模数转换器(ADC).电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗,并使用了分段电容阵列,在进一步降低切换功耗的同时,还缩减了整体电路的面积开销.此外,电路还设计了两级预放大器来降低动态比较器的噪声和失调,采用动态元件匹配技术(DEM)来提高ADC的线性度.在0.18μm 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制,芯片内核面积约630μm×575μm,在1.8 V的电源电压下功耗为25.7μW.流片测试结果显示:SAR ADC在250 kHz的采样率下以11 bit输出时,信噪失真比SNDR为65.0 dB,有效位数ENOB为10.51 bit. 展开更多
关键词 逐次逼近型模数转换器 GND采样 动态元件匹配
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低功耗SAR ADC的高性能比较器综述 被引量:1
16
作者 姚宇豪 姜梅 《微电子学》 CAS 北大核心 2023年第3期492-499,共8页
目前逐次逼近型模数转换器(SAR ADC)已经成为低功耗数模混合集成电路中模数转换器的首选架构,其中的核心模块—高性能比较器的功耗大小直接决定了SAR ADC的整体功耗。文章从低功耗SAR ADC系统出发,聚焦高性能低功耗电压域和时间域比较... 目前逐次逼近型模数转换器(SAR ADC)已经成为低功耗数模混合集成电路中模数转换器的首选架构,其中的核心模块—高性能比较器的功耗大小直接决定了SAR ADC的整体功耗。文章从低功耗SAR ADC系统出发,聚焦高性能低功耗电压域和时间域比较器的发展历程与最新研究进展,总结了通过优化SAR逻辑实现低功耗比较器的技术方法。该综述为数模混合电路设计者了解并掌握SAR ADC中高性能低功耗比较器技术提供有力参考。 展开更多
关键词 逐次逼近 模数转换器 低功耗 数模混合集成电路 比较器
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工艺-电压-温度综合稳健的亚1 V 10位SAR ADC 被引量:1
17
作者 张畅 佟星元 《电子学报》 EI CAS CSCD 北大核心 2023年第8期2050-2057,共8页
采用0.11-μm CMOS工艺设计了一款10位亚1 V工艺-电压-温度(Process-Voltage-Temperature,PVT)综合稳健的逐次逼近寄存器型(Successive-Approximation-Register,SAR)模数转换器(Analog-to-Digital Converter,ADC)IP核.由于SAR ADC数字... 采用0.11-μm CMOS工艺设计了一款10位亚1 V工艺-电压-温度(Process-Voltage-Temperature,PVT)综合稳健的逐次逼近寄存器型(Successive-Approximation-Register,SAR)模数转换器(Analog-to-Digital Converter,ADC)IP核.由于SAR ADC数字化程度较高,为了降低整体功耗,采用小于标准电压的亚1 V供电.然而,对于异步SAR ADC,在低压下面临严峻的PVT不稳健问题,传统采用固定延迟电路的方式无法应对所有的PVT偏差,会导致ADC良率下降.提出一种用于异步SAR ADC的可配置延迟调控技术,采用3输入译码器调节延迟电路的电流,以满足ADC在多种PVT组合下所需的延时,在TT,SS,FF,SF,FS这5种工艺角,0.9~1 V供电范围和-40~85℃的温度范围下,均取得了良好的动态特性.在0.95 V供电,采样速率为200 kS/s时,总功耗为2.24μW,FoM值仅为16.46 fJ/Conv.-step. 展开更多
关键词 模数转换器(ADC) 逐次逼近寄存器(SAR) 工艺-电压-温度(PVT) 低压 低功耗
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高精度SAR ADC电容阵列设计及校准算法
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作者 金鹏展 丁晟 +2 位作者 黄玮 朱樟明 居水荣 《半导体技术》 CAS 北大核心 2023年第11期1020-1029,共10页
在高精度逐次逼近寄存器模数转换器(SAR ADC)中,电容阵列是SAR ADC的核心之一。电容阵列中的电容失配问题是导致转换精度降低的一个重要原因。为了尽可能改善这一问题,设计了一种6+6+6分段电容阵列,并且基于这种阵列设计了权重迭代算法... 在高精度逐次逼近寄存器模数转换器(SAR ADC)中,电容阵列是SAR ADC的核心之一。电容阵列中的电容失配问题是导致转换精度降低的一个重要原因。为了尽可能改善这一问题,设计了一种6+6+6分段电容阵列,并且基于这种阵列设计了权重迭代算法的前台数字校准。该方法不需要额外的电容阵列,利用自身的电容阵列与比较器量化出电容失配,计算出每一位输出码的权重校准系数,用来对正常量化出的输出码进行编码,实现校准功能。仿真结果表明,引入电容失配的18 bit SAR ADC经过该算法校准后,信噪比(SNR)从77.6 dB提升到107.6 dB,无杂散动态范围(SFDR)从89.8 dB提升到125.6 dB,有效位数(ENOB)从12.54 bit提升到17.54 bit。在SMIC 0.18μm工艺下,该校准算法对高精度SAR ADC的动态性能具有较大提升。 展开更多
关键词 逐次逼近寄存器模数转换器(SAR ADC) 电容失配 电容阵列 校准 有效位数(ENOB) 信噪比(SNR)
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一款7 Bit 250 Msps射频采样SAR ADC的设计 被引量:1
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作者 孙金中 付秀兰 李冬 《电子设计工程》 2023年第7期179-183,共5页
针对软件无线电架构的导航接收机对模数转换器的高输入带宽、高速及低功耗的需求,通过集成低功耗宽带采样保持电路及新型非二进制权重的电容阵列数模转换器电路,采用逐次逼近型模数转换器架构,设计实现了一款射频直接采样SAR模数转换器... 针对软件无线电架构的导航接收机对模数转换器的高输入带宽、高速及低功耗的需求,通过集成低功耗宽带采样保持电路及新型非二进制权重的电容阵列数模转换器电路,采用逐次逼近型模数转换器架构,设计实现了一款射频直接采样SAR模数转换器。采用55 nm CMOS工艺电路设计、版图设计、仿真及硅流片验证,测试结果表明,该ADC实现了34 dB SNDR、36 dB SFDR和1.6 GHz的模拟输入信号带宽。该ADC的版图面积为670μm×390μm,功耗为9.6 mW。 展开更多
关键词 逐次逼近 模数转换器 宽带 采样保持放大器 电容数模转换器
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基于数字自校准的14位SAR ADC的设计
20
作者 蓝菁辉 申人升 夏瑞彤 《中国集成电路》 2023年第9期30-36,共7页
为了降低电容型模数转换器(ADC)中的电容失配带来的非线性影响,提出了一种基于复用低位电容自校准的逐次逼近型(SAR)ADC电路结构,利用低位电容转化高位电容失配引起的误差电压,实现高位电容失配校准。在55 nm CMOS工艺下实现了该ADC结... 为了降低电容型模数转换器(ADC)中的电容失配带来的非线性影响,提出了一种基于复用低位电容自校准的逐次逼近型(SAR)ADC电路结构,利用低位电容转化高位电容失配引起的误差电压,实现高位电容失配校准。在55 nm CMOS工艺下实现了该ADC结构。该结构ADC工作过程为失调误差提取与正常转换两阶段,失调误差提取阶段中利用低位电容将高位电容失配产生的误差电压转换为误差码并存储,将误差码与正常转化数字码求和得到最终的数字输出,实现电容失配自校准。为了提高ADC采样速率,该结构通过分段结构将电容阵列分为三段降低了单位电容数量。仿真结果表明,在1.2 V电源电压,80 MSPS采样速率下,引入电容失配后电路功耗为3.72 mW,有效位数为13.45 bit,信噪失真比(SNDR)为82.75 dB,相比未校准分别提高4.41 bit,26.58 dB。 展开更多
关键词 逐次逼近型模数转换器 电容失配 自校准 高速模数转换器 分段电容结构
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