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基于FPGA的32位数学运算库IP核设计实现
1
作者
任子亭
《电脑知识与技术》
2011年第9X期6671-6672,6675,共3页
为了在嵌入式CPU中实现数学运算,设计了一个32位数学运算库IP核,以提高运算能力,基于该思想详述了系统架构及各功能模块的实现。并进行了仿真和测试,通过实验在基于OR1200的SOC平台上做了FPGA验证,结果表明经过本模块加速后数学运算的...
为了在嵌入式CPU中实现数学运算,设计了一个32位数学运算库IP核,以提高运算能力,基于该思想详述了系统架构及各功能模块的实现。并进行了仿真和测试,通过实验在基于OR1200的SOC平台上做了FPGA验证,结果表明经过本模块加速后数学运算的处理速度可行有效,达到了设计目标。
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关键词
嵌入式CPU
数学运算库
FPGA
IP核
VERILOG语言
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职称材料
题名
基于FPGA的32位数学运算库IP核设计实现
1
作者
任子亭
机构
贺州学院计算机科学与工程系
出处
《电脑知识与技术》
2011年第9X期6671-6672,6675,共3页
文摘
为了在嵌入式CPU中实现数学运算,设计了一个32位数学运算库IP核,以提高运算能力,基于该思想详述了系统架构及各功能模块的实现。并进行了仿真和测试,通过实验在基于OR1200的SOC平台上做了FPGA验证,结果表明经过本模块加速后数学运算的处理速度可行有效,达到了设计目标。
关键词
嵌入式CPU
数学运算库
FPGA
IP核
VERILOG语言
Keywords
embedded CPU
arith_lib
FPGA
IP core
verilog HDL
分类号
TN47 [电子电信—微电子学与固体电子学]
下载PDF
职称材料
题名
作者
出处
发文年
被引量
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1
基于FPGA的32位数学运算库IP核设计实现
任子亭
《电脑知识与技术》
2011
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