Avalon总线与SOPC系统架构实例

介绍了可编程系统集成(SOPC)的基本概念和Avalon总线,着重描述了Avalon总线的内容和操作,利用SOPC Builder搭建了一个SOPC的实例,在Altera的Excalibur Nios开发板上进行了仿真验证。

Nios Ⅱ系统Avalon总线PWM设计

在NiosⅡ系统设计中,SoPC Builder开发环境提供许多常用的设备模型,供开发者在系统中添加和调用。而对于其他新设备设计人员可以按照Avalon总线规范将设备驱动程序集成到SoPC Builder的硬件抽象层中,同样可以加载使用,方便了用户开发一个自定制的片上系统。介绍NiosⅡ嵌入式系统内集成Avalon总线的PWM从外设,将PWM应用在嵌入式智能小车监控系统。

面向Avalon总线的AES-128/192/256 IP核的设计与实现

以AES-128、AES-192及AES-256算法的相似性为基础,设计了一个可时分复用的AES-128/192/256IP核,并针对Avalon总线接口规范,设计了相应接口及其地址空间的映射,使该IP核能够方便的作为NiosII系统自定义组件使用。该设计以精简硬件结构为目标,与传统的以吞吐率为目标的流水线模式AES加/解密系统相比,具有消耗硬件资源小,性价比突出的优点。同时利用FPGA的片上存储模块加快读写速度,在S盒的设计上采用可重构技术,并使整个设计具有了更高的安全性、可靠性与灵活性。该IP核采用硬件描述语言Verilog设计,利用QUARTUSII8.0进行了综合和布线,最终以Altera公司的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100MHz的时钟频率下,该IP核可广泛应用于信息安全领域。

基于Avalon总线的插补器IP核的设计

针对运动控制器中采用软件实现插补存在实时性问题,设计了一款硬插补器IP核,提高了插补速度从而满足实时性要求。采用了Avalon接口规范对IP核进行紧耦合封装,构成一个模块化的独立构件,以便集成到运动控制系统中。详细介绍了硬插补器的体系结构及其软件实现过程,并进行了功能验证。

基于Avalon总线TLC5628自定义IP核的开发

简要介绍SoPC及Avalon总线,详细阐述基于Avalon总线TLC5628自定义IP核的开发流程。在软硬件设计通过测试后利用SoPC Builder提供的"元件编辑器"进行TLC5628自定义IP核的封装和发布。TLC5628自定义IP核的开发及发布对其他用户在使用TLC5628进行项目开发时能明显缩短研发周期、降低工作强度。此外,对开发较复杂的IP核具有一定的借鉴作用。

Avalon总线SHT11的自定义IP核的开发

首先简要介绍了SOPC和Avalon总线,详细阐述了温湿度传感器SHT1自定义IP核的开发流程。该IP核根据其驱动控制器的规范以及时序要求,利用SOPC的Avalon总线,采用嵌套状态机,构建了基于NiosII嵌入式处理器片上系统。CPU通过自定义的IP核对SHT11控制读写,并在农业大棚中应用,测试所得数据准确。其他用户在使用SHT11进行项目开发时,SHT11自定义IP核可以缩短开发周期,降低工作量。

基于Avalon总线的LCD组件设计

根据NiosⅡ嵌入式系统的Avalon总线规范,设计了控制ST7920系列12864液晶的IP组件。按照开发流程详细介绍了系统设计步骤与关键技术,硬件设计部分采用VerilogHDL遵循Avalon信号类型命名规则编写,软件设计部分采用C语言编写驱动代码。对设计的IP组件在SOPC系统下进行验证,其能显示液晶的图形和字符,实现了设计目标。

基于Avalon总线的图像处理IP核的设计

IP核是SoPC系统的重要组成部分,针对如何高速、有效地实时处理图像的问题,提出了一种基于Avalon总线的图像处理IP核的设计方法。根据最新的数字视频国际编码标准和颜色空间理论,用Verilog HDL硬件描述语言完成IP核的功能实现,IP核被设计为Avalon总线从端口,通过Avalon总线与NiosⅡ处理器进行通信。IP核通过SignalTapⅡ在线验证,可修改其参数使之满足不同系统的需求。该方法具有良好的通用性,提高了系统的兼容性,能帮助其他用户明显缩短实时图像处理系统项目的研发周期、降低工作强度。

基于Avalon总线的m序列码组件设计

在Nios Ⅱ系统中,按照Avalon总线规范将各种自定义外设的驱动程序集成到SOPC的硬件抽象层中进行设计复用,以提高设计效率,缩短后继开发周期.伪随机m序列因具有良好的随机性和接近于白噪声的相关函数,在多个领域得到广泛的应用.根据Avalon总线规范,采用软硬件协同设计的方法,实现了阶次与码字时长可调的m序列码组件设计.

基于Avalon总线的VGA图像控制器的实现

本文介绍了Avalon总线的基本概念和VGA图像控制器,着重描述了VGA图像控制器的设计,并利用QuartusⅡ软件和SOPC Builder实现了VGA图像控制器,在DE2开发板上进行了仿真验证,证明了该设计方法增加了系统的灵活性,简化了设计。

基于Avalon总线的直流电机PWM控制

介绍了直流电机的PWM控制原理,按照Avalon总线接口规范设计了PWM模块,给出了读操作、写操作、设定PWM周期的程序,所产生的PWM信号的占空比、周期均可数控,用软件实现直流电机的PWM控制。

基于Avalon总线的XML解析器设计

嵌入式系统和Web Service技术的融合是嵌入式系统发展的一个新方向。由于嵌入式系统本身运算能力和资源的限制,XML解析成为嵌入式系统快速处理SOAP消息进而更好地支持Web Service技术的瓶颈之一。在VTD-XML解析模型的基础上,设计了一个基于Avalon总线的IP核来分担XML解析的一部分任务,减轻嵌入式系统的运算负荷和片内资源消耗,从而提高嵌入式系统的XML解析性能。

支持AVALON总线协议的SPI通信设计实现

串行外围接口(serial peripheral interface,SPI)是Motorola公司提出的外围接口协议,它采用—个串行、同步、全双工的通信方式,解决了微处理器(或者微控制器,嵌入式微处理器)和外设之间的串行通信问题,并且可以和多个外设进行直接通信,具有配置灵活,结构简单等优点。为了节约SPI接口开发时间、提高系统的重构性,结合AVALON总线为微处理器和IP核提供了高性能无缝传输的信息通道和SOPC较强的系统重构两方面的技术优势,系统采用ALTERA公司提供的SPI从控制器内核,实现了支持AVALON总线协议的SPI通信。实验结果表明,该SPI通信接口硬件结构简单、传输效率高、可靠性强,同时降低了通信系统设计复杂度。

一种基于Avalon总线PCI从设备IP核设计

在工程实践中,如何实现上位机与Qsys系统之间的无缝链接,一直是设计中的重点。针对以上问题,本文提出了基于Avalon总线的PCI从设备IP核的设计方法,以嵌入式IP软核的形式取代原有专用接口芯片。设计按照自顶而下设计流程,首先给出了PCI从设备的RTL级模块划分,并详细设计了其mealy型状态机,然后将Avalon总线与PCI总线实现片内互联,最终开发了一个具有自主知识产权的IP软核。该IP核符合PCI 2.2标准,可进行资源自动配置,实现数据正确读写,还实现了PCI总线与Nios II处理器之间的数据传输,验证了该设计的正确性和可行性。

双FIFO的LBE总线与Avalon总线的接口系统设计

为了实现LBE总线与Avalon总线设备之间跨时钟域数据交换,设计了桥接在两种总线间的接口IP软核。利用Verilog硬件描述语言的层次化设计方法,设计了接口IP核的底层模块,其中包括命令FIFO模块、状态FIFO模块、LBE总线端接口模块和Avalon总线端接口模块。在FPGA硬件平台上,进行两种总线间的双向数据传输实验。结果表明,采用双FIFO的LBE总线与Avalon总线接口系统满足设计要求,能够实现数据的稳定可靠交换。

基于Avalon总线的SD卡读写控制器的设计

介绍Altera公司提出的SoPC技术,根据SoPC系统Avalon总线规范,设计一种同时包含Master和Slave端口的SD卡读写控制器,无需CPU的干预,并且支持中断,大大提高了SD卡的读/写速度。该设计的核心部分为SD卡读/写时序控制以及Avalon-MM总线与NiosⅡ的接口部分。该控制器在友晶科技DE2开发平台上验证通过,实现了大数据量的快速存取,满足了一般消费类电子需求,具有较大的应用前景。

基于Avalon总线的双口RAM与PCI总线数据交换的设计

基于实验室的某同步数据采集卡项目要求,需要设计一个数据共享存储器,实现数据在FPGA和上位机之间高速有效地双向传输;为此在可编程逻辑器件FPGA的基础上设计了基于Avalon总线的单时钟真双端口模式的双口RAM共享存储器;其存储容量为256字节,数据线和地址线定制8位;为了避免数据丢包现象的出现,采用了奇偶交换页的思想,16字节为一页;最后对所设计双口RAM进行验证测试,结果表明所设计的双口RAM实现了12字节报文信息在FPGA与上位机之间的高效传输;50000次的测试结果表明所设计的双口RAM实现了信息不丢包的实时传输;该设计充分利用了FPCA现有的存储资源,减少了电路设计的复杂性,同时达到数据的高效率传输。

基于Avalon总线的非标准以太网控制器IP核设计

本文根据以太网控制器结构特点,提出了一种非标准以太网控制器的IP软核设计方案。基于Avalon总线交换架构,该IP核能快速方便地搭建在SOPC系统之中,支持了嵌入式系统中的网络通信应用。该以太网IP核采用Verilog HDL硬件描述语言设计,遵循软件工程自顶向下的设计方法,体现了在多时钟域操控协同工作的技术特点。最后给出了该IP模块所进行功能的测试与验证。

基于Avalon总线的8051 MCU IP核的设计

设计了一款基于Avalon总线的8051MCU IP核。它支持MCS一51指令集,优化内部结构,通过采用流水线技术、指令映射技术、指令预取技术、微代码技术等极大地提高了IP核的工作速度,使IP核在100 MHz时钟下,能够单周期执行一条指令。本设计使用Modelsim软件完成了功能仿真和时序仿真,并在以Altera公司的Cyclone Ⅱ FPGA芯片为核心的DE2开发板上完成了硬件验证。

Avalon总线的音频编解码控制器IP核设计

介绍了基于Avalon总线的WM8731音频编解码控制器IP核的设计,包括音频数据访问接口模块和Avalon-MM接口模块等,并利用SOPC技术将其封装成可重用的IP核。自定义IP核的使用,有效降低了该芯片的开发难度,同时也使系统易于扩展和升级,具有较高的灵活性。在Quartus Ⅱ和ModelSim下使用VHDL语言完成了控制器的设计、仿真以及Nios Ⅱ系统的构建,并通过SignalTap Ⅱ逻辑分析仪进行了硬件测试。仿真和测试结果表明,该控制器满足WM8731各项时序要求。