基于可纠错BCH码的HOTLink的数据传输方案设计

针对恶劣测试环境中,数据高速远距离传输出现误码和丢数的情况,采用了一种可自纠错BCH编码和一种可以实现传输过程中直流平衡的8B/10B编码相结合传输方案。该方案通过使用高速串行HOTLink发送接收芯片CY7B923/933实现数据的远距离传输,通过设计数据接收和发送的硬件电路和使用带有纠错技术的软件逻辑设计,提高了传输过程的可靠性。经过带有外部信号激励干扰的高温环境试验的验证,可以实现HOTLink数据在100 m的同轴电缆上,以400 Mbit/s的速率无误码正确传输。

基于BCH纠错算法的编解码器设计与实现

随着NAND Flash存储单元的快速发展,存储密度增加使得器件的出错概率增加,为此提出了一种优化的BCH编解码器结构,编码和解码过程每个时钟周期可以并行处理16位数据,其中译码电路中的伴随式模块、错误位置多项式模块与钱氏(Chien)搜索模块采取三级流水线结构,纠错和检错阶段可以同时进行,有效地提高数据的处理速度和纠错速度。在完成电路的RTL设计后利用VCS工具完成了电路的仿真验证,结果表明在传输8 192 bit数据生成672校检因子情况下实现了48位纠错,工作频率最高支持200 MHz。

二进制BCH编译码的DSP实现

针对DSP硬件之间的无线通信,提出了一种基于DSP的二进制BCH(15,7)编译码器.设计采用TI公司的32位浮点高性能DSP处理器,通过CCS软件平台,分别编写了相应的编码、译码及纠错程序.文中介绍了二进制BCH(15,7)码及其纠错码的算法,并且给出了相应的C语言程序.通过DSP与PC之间的串口通信,验证了BCH编译码和纠错功能.当DSP接收数据出现小于等于两位随机错误时,可以发现错误并给与纠正.同FPGA相比,在保证数据传输的准确性的同时,降低了硬件成本,简化了算法实现难度.

光纤通信用高速级联码编解码器的设计

研究了满足ITUG.975.1协议规范的高速RS-BCH级联码编解码器的设计,其中包括并行编码器、8个RS解码器和8个并行度为8的BCH解码器。采用流水线和并行技术相结合的方法提高了速度。通过解关键方程模块的共享,节省了硬件资源,实现了速度与面积的良好折中。该编解码器已在Xilinx Vertex5 FPGA上实现,并进行了测试,结果表明能够在156MHz时钟频率下稳定工作,数据率可达10Gb/s。

一种BCH码编译码器的设计与实现

二元BCH码具有良好的代数结构和纠错能力,是应用最为广泛的码类之一。在此介绍了BCH(255,223)的编译码算法和硬件实现方法,针对二元BCH码提出了一种适合硬件模块化设计的BM迭代译码算法,并基于Xilinx公司的xc5vlx110t实现了BCH(255,223)纠错编译码。仿真结果表明,采用此方法实现的编译码器具有速度快、构造简单、性能稳定以及结构灵活的优点。目前该编译码器已成功用于某数字电台系统中。