BCH码译码器的FPGA实现

在通信领域,差错控制技术能有效地改善通信系统的传输性能。作者在本文中探讨了BCH码的译码算法，并用Altera FPGA 实现了BCH(31,21)码的两种硬件译码。一种是串行译码；另一种是并行译码。取得了令人满意的结果。

一种BCH码的新型译码方法及其FPGA器件实现

介绍了一种新型的BCH码的译码方法,并给出了该译码算法的FPGA器件实现方法。与传统的译码算法相比,该算法具有译码速度快、硬件实现复杂度低等优点,从而使得该译码器具有速度快、体积小、性能稳定等特点。

基于FPGA的BCH(31,21)码译码器的设计

本文介绍了采用FPGA设计BCH(31,2 1)码的译码器的方法 ,译码器能对BCH(31,2 1)码进行译码和纠正低于或等于 2位的随机错误 ,并给出了在MAX +PLUSⅡ软件平台下的仿真结果。

一种纠3错BCH译码器的FPGA设计

文章基于一种较新颖的纠3错BCH码逐步译码算法和结构原型,提出了BCH译码器的完整实用化结构,采用FPGA设计并实现了纠3错BCH(31,16)译码器。该译码方案的特点是主体结构通用、资源占用少、运行速度高,非常适合于需要对传输帧的帧头实施特殊保护的数据传输应用场合。

并行高效BCH译码器设计及FPGA实现

针对并行BCH译码器的特点,采用异或门实现有限域上常系数乘法,从而降低硬件复杂度。先计算部分错误位置多项式,再根据仿射多项式和格雷码理论,进行逻辑运算得到剩余的错误位置多项式,从而减少了系统所占用的资源。在现场可编程门阵列(FPGA)开发软件ISE10.1上进行了时序仿真,验证了该算法时间和空间的高效性。

BCH编译码器新型算法结构的FPGA设计与实现

针对目前常用的NAND FLASH芯片校验纠错的需要,完成了(4224,4120,8)BCH高速编译码器的电路设计与实现。引入中国剩余定理完成了编码器算法结构的设计,使编码器最高工作频率可达482.16MHz。实现了一种新型的双译码算法结构,使译码器在进行单位错的求解过程中减少约450个时钟周期。采用有限域固定因子乘法器和伴随式矩阵运算等电路设计优化方案,使译码器最高工作频率可达167.42MHz。编译码器通过了Modelsim 10.0的功能验证,基于Altera公司的Stratix Ⅲ系列芯片,在Quartus Ⅱ 12.0上完成了电路仿真与实现。

一种BCH(63,56)译码方法及其FPGA实现

BCH码是很好的线性纠错码类,具有严格的代数结构、构造方便、编码简单。本文提出一种符合CCSDS的BCH(63,56)译码方法,译码方法相对简单,便于硬件实现译码,并具有计算速度快、占用资源少的特点。译码采用Xilinx的Spar-tan3XC3S1500FPGA来实现,满足航天分包遥控的标准。

基于Nand Flash的BCH校验方法设计与实现

针对传统汉明码ECC校验方法纠错能力差的特点,结合Nand Flash闪存内部组织结构,提出一种(4200,4096,8)的BCH码ECC校验方法。该方法采用并行编码方式,且对占用逻辑资源最多的译码器部分采用并行流水线分块译码,极大的提升了编译码效率。以FPGA为验证平台,通过大量数据读写表明,该方法大大提高了存储可靠性,为目前大容量存储提供了参考,具有较高的实用价值。

基于概率计算的TPC译码算法研究与FPGA设计

目前TPC码(Turbo乘积码)常用的译码算法为Pyndiah-Chase-II算法,但Pyndiah-Chase-II算法在搜索最不可靠输入比特位置和最短欧氏距离码字的过程中,涉及大量的排序运算、复杂的分支结构和存储调度使其非常不利于集成电路硬件实现。针对上述问题,提出一种基于概率计算的TPC译码算法,该算法包括信息输入层、随机比特流生成层、BCH硬判决层、BCH&CRC校验层、输出层,其TPC码的子码采用BCH码,通过MATLAB软件进行译码算法的程序设计并完成译码性能和译码延时的仿真。仿真结果表明,该译码算法能够达到和传统的Pyndiah-Chase-II算法相同的译码性能,平均只需要两次迭代即可实现正确译码,能有效地降低译码的延时。最后完成基于FPGA的硬件设计,BCH硬判决层采用查找表方式实现,其他层的逻辑结构简单,均为门级操作,所以能够大幅度减小硬件开销和降低功耗,易于用集成电路实现。

纠三错BCH码改进查找表译码算法研究及其实现

介绍了BCH码传统查找表算法与改进查找表算法,以(15,5,7)BCH码为例,对比研究了这两种算法对纠三错BCH码的译码性能,并对改进算法进行了FPGA设计。研究结果表明:改进算法的资源消耗更低,译码速度更快;译码器的实现方案简单、资源消耗小、译码迅速,易于实现。

基于星载数传系统的一种BCH码的译码方案

阐述太空中的恶劣环境影响,数据在存储传输过程中因为诸如单粒子效应而产生的错误,需要对于数据接收端接收到的可能存在错误数据进行检查以及纠错,用以保证数据结构的完整性与可靠性。在诸多检纠错码中,BCH码无疑是一种较为成熟的方案,探讨一种较为新型的BCH码译码方案,完成对于给定长度的数据进行译码,从而完成检错、纠错过程。

DVB-S2外码的研究与设计

新一代卫星数字视频广播系统标准（DVB—S2）采用了功能强大的BCH＋LDPC信道编码方式，有效地降低了系统的解调门限，距离理论的香农极限只有0．7～1dB。本文首先对DVB-S2中BCH＋LDPC级联码性能进行分析，验证了级联码优越的性能，证明了BCH码在FEC系统中的作用。针对DVB—S2系统的特点，在传统译码的基础上采用并行译码提高译码速度。译码的3个部分计算校正子、计算关键方程、钱氏搜索均采用适合并行译码方式的设计。针对并行方式带来的硬件复杂度的上升，采用共享公共因子、时分复用等方式来降低一定的硬件复杂度。最后在FPGA上设计并实现了DVB—S2标准中BCH（14400，14232）的8位并行译码器。该译码器占用芯片逻辑单元数为8561，最高时钟频率为71．5MHZ，符合DVB—S2的要求。

一种基于FPGA的纠错编译码器的设计与实现

在信道容量以内,香农论证可通过对信息的恰当编码,由信道噪声引入的错误可以被控制在任何误差范围之内。文章通过对无线信道中纠错编码的研究,提出一种BCH码的简单编译码设计思想和方法,应用Altera公司开发的硬件描述语言VHDL及开发系统软件QuartusⅡ,实现了基于FPGA(现场可编程门阵列)的BCH(31,21,2)码编、译码全数字过程,并给出了仿真波形,证实了此种编译码器的可实现性。