基于March X算法的SRAM BIST的设计

针对LS-DSP中嵌入的128kbSRAM模块,讨论了基于MarchX算法的BIST电路的设计。根据SRAM的故障模型和测试算法的故障覆盖率,讨论了测试算法的选择、数据背景的产生;完成了基于MarchX算法的BIST电路的设计。128kbSRAMBIST电路的规模约为2000门,仅占存储器面积的1.2%,故障覆盖率高于80%。

基于March C+算法的SRAM BIST设计

为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用March C+算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入/输出端口。仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率。

板级SRAM的内建自测试(BIST)设计

板级SRAM的内建自测试的设计,是为了确保板级SRAM的可靠性。考虑到板级SRAM各种故障模型,选择使用MarchC-SOF算法,其对呆滞故障、跳变故障、开路故障、地址译码器故障和字节间组合故障有100%的故障覆盖率,优化面向"字节"的MarchC-SOF算法和扩展延时元素后,算法可对SRAM进行字节内组合故障和数据维持力故障测试。同时在只增加少量成本的情况下,使用FPGA构成存储器的BIST控制器,可以满足SRAM的可测性的要求。

一种Mbist新型算法March 3CL的设计

制造工艺的不断进步,嵌入式存储器在片上系统芯片中的集成度越来越大,同时存储器本身也变得愈加复杂,使得存储器出现了一系列新的故障类型,比如三单元耦合故障。存储器內建自测试技术是当今存储器测试的主流方法,研究高效率的Mbist算法,是提高芯片成品率的必要前提。以SRAM的7种三单元耦合故障为研究对象,通过分析故障行为得到三单元耦合的72种故障原语,并且分析了地址字内耦合故障的行为,进而提出新的测试算法March 3CL。以2048X32的SRAM为待测存储器,利用EDA工具进行了算法的仿真,仿真结果表明,该算法具有故障覆盖率高、时间复杂度低等优点。

基于FPGA的SRAM测试电路的设计与实现

为了保证独立的SRAM模块或嵌入式SRAM模块功能的完整性与可靠性,必须对SRAM模块进行测试。介绍了一种基于Altera DE2开发板的面向字节的SRAM测试电路的设计与实现。测试算法采用分为字内和字间测试两部分的高故障覆盖率March C-算法;设计的测试电路可由标准的JTAG(联合测试工作组)接口进行控制。设计的测试电路可测试独立的SRAM模块或作为BIST(内建自测试)电路测试嵌入式SRAM模块。验证结果表明该SRAM测试系统是非常高效的。

嵌入式双端口SRAM可编程内建自测试结构的设计

分析了嵌入式双端口SRAM的故障模型,并在此基础上提出了一种新型的针对嵌入式双端口SRAM的BIST结构；它能够有效地测试双端口SRAM,通过使用新型的指令格式能够减少指令数据量和测试时间。

on-Chip SRAM内建自测试及其算法的研究

具体研究on-Chip SRAM的内建自测试及其算法。在引入嵌入式存储器内建自测试的基础上,详细分析on-Chip SRAM内建自测试的具体实现方法,反映出内建自测试对于简化测试程序和缩短测试时间,从而降低测试成本的重要性。详细描述在测试on-Chip SRAM时常用的算法,并具体分析非传统性测试算法——Hammer算法和Retention算法。

基于改进算法的DICE结构抗辐射SRAM内建自测试电路设计

为测试DICE结构抗辐射静态随机存储器(Static random-access memory,SRAM)在生产制造后是否存在故障,针对DICE结构抗辐射SRAM设计存储器内建自测试电路(Memory built-in self-test,MBIST)。DICE结构SRAM不同于传统结构SRAM,由于它的存储单元结构更复杂,更多缺陷易出现在DICE结构SRAM的生产制造过程中。为了有针对性地测试出由这些缺陷导致的故障,提出了一种针对DICE结构SRAM的改进算法,此算法在March C算法的基础上仅增加了两个测试序列,使其不仅能覆盖March C算法所能覆盖的所有故障,还能覆盖DICE结构SRAM所特有的故障,提高了测试算法对DICE结构SRAM的综合故障覆盖率,在实际应用开发中,实现了对待测电路的特异性测试算法优化的目标。本算法对DICE结构SRAM设计MBIST电路,并对设计完成的MBIST电路RTL代码进行功能仿真,仿真结果证明了所设计电路的可行性和正确性,可为抗辐射SoC芯片内嵌SRAM测试提供符合工程项目开发的IP。

嵌入式P端口SRAM的端口间故障测试

为了有效地测试嵌入式P端口静态随机存取存储器(SRAM)端口间的故障,提高电子系统的安全性,提出一种基于结构故障模型的故障测试算法.首先对March C-算法扩展得到w-r算法,即让一个端口执行March C-算法的同时另一个端口于偏移量为±2的地址并行执行伪读操作,并考虑存储器的规则结构给出了其简化算法;然后提出w-w算法,通过2个端口向存储器单元并行写(不同的地址),可有效地激发2个写端口之间的各种故障,使之适用于不同物理布局的存储器,在保证时间复杂度合理的前提下提高了端口间的故障覆盖率.将故障注入64×8位的双端口SRAM中进行仿真实验,得出了故障检测表,验证了其时间复杂度低,表明文中算法具有100%的端口间故障覆盖率.

基于FPGA测试电路的SRAM自测试研究

SRAM是微机系统中的记忆设备,用来存放程序和数据。因此对SRAM的自测试可以有效地避免存储器工作不正常给系统带来的损害。采用硬件描述语言对FPGA电路进行编程,构造SRAM测试电路。以对各种存储器常见故障模型能够有效检测的March C-算法为主要测试算法,对存储器单元进行故障测试,并将有错误的地址单元映射到备用的存储单元,以确保微机系统稳定运行。