一种有效的双矢量测试BIST实现方案

文章提出了一种简单有效的双矢量测试BIST实现方案,其硬件主要由反馈网络可编程且种子可重置的LF鄄SR和映射逻辑两部分构成。给出了一种全新的LFSR最优种子及其反馈多项式组合求取算法,该算法具有计算简单且容易实现的特点。最后,使用这种BIST方案实现了SoC中互联总线间串扰故障的激励检测,证明了该方案在计算量和硬件开销方面的优越性。

用内建自测试(BIST)方法测试IP核

近几年基于预定制模块IP(Intellectual Property)核的SoC(片上系统)技术得到快速发展,各种功能的IP核可以集成在一块芯片上,从而使得SoC的测试、IP核的验证以及IP核相关性的测试变得非常困难,传统的测试和验证方法难以胜任。本文通过曼彻斯特编码译码器IP核的设计、测试,介绍了广泛应用于IP核测试的方法—内建自测试(Built-In Self Test)方法,强调了面向IP测试的IP核设计有关方法。

BIST电路在嵌入式非易失性存储器可靠性测试中的应用

最近的调查发现,存储器测试的重点都放在了故障测试而忽略了可靠性测试。这里简单介绍BIST故障测试,增加了详细的可靠性测试并得到了实验数据,包括DRB(数据保持),耐久性(擦/写循环),HTOL(高温操作寿命),LTOL(低温操作寿命)。基于存储器可靠性测试的目的,采用了BIST测试的方法,通过一些列的可靠性测试实验,得出在电压为负时进行读“1”操作,电压越正失效的位数越少;在电压为正时进行读“0”操作,电压越小失效位数越少。随着电压增大,失效位数达到峰值。

基于折叠重排的低功耗BIST技术研究

为了降低测试功耗,提出一种新的低功耗测试矢量方案,该方案增设了一个可编程的约翰逊计数器。这种技术首先对确定测试矢量进行编码得到LFSR矢量种子,然后对LFSR种子解码、重排得到新的测试矢量。通过ISCAS85实验结果表明,该技术能够改善测试矢量之间的线性相关性,大量减少测试矢量之间的跳变,达到降低功耗的目的。重点介绍了双重编码种子的方法和数据结果分析。

基于折叠技术和统计码优化的BIST方案

提出了一种综合测试数据压缩方案。它是在折叠压缩的基础上,利用统计码进行优化,二次压缩测试数据,给出了解压逻辑结构和状态转换图。实验结果证明该方案具有较高的压缩率,其平均压缩率在86.5%以上,明显优于近年来国内外同类方案。该方案原理简单,解压结构易于实现,是一种较为实用的BIST方案。

FPGA芯片的链结构LUT自测试方法研究

基于内建自测试(BIST)思想的FPGA测试方法利用被测芯片中的资源来构建测试所需的TPG或ORA,以减少测试对输入输出引脚和外部ATE的需求。传统的FPGA芯片BIST方法仅考虑自测试结构内被配置为CUT的资源,从而需要进行多次组测试来完成整个芯片的测试。在现有LUT自测试链结构的基础上,通过合理选择TPG的电路结构及测试配置,能够在相同测试开销下增加TPG部分的故障覆盖率,提高测试效率。

结合TRC和Golomb编码的二维测试数据压缩

为有效降低确定性内建自测试的存储要求,提出一种结合扭环计数器TRC和Golomb编码的二维测试数据压缩的确定性内建自测试方案.首先利用基于扭环计数器TRC的测试集嵌入技术对测试集进行垂直压缩,从而减少确定性测试向量的个数;然后利用Golomb编码对垂直压缩所得TRC种子集再进行水平压缩,降低确定性测试向量的位数.基于ISCAS89标准电路的实验结果表明,相对于现有算法,采用本方案所实现的测试电路,存储位数平均减少30%,并且测试控制逻辑电路简单,可重用性好.

基于改进最小二乘支持向量机的FPGA焊点失效故障评估方法研究

针对现有现场可编程逻辑门阵列(FPGA)焊接点失效故障评估方法存在的无法提供准确的信息、样本数据少、时效性不高等问题,提出结合遗传算法(GA)改进最小二乘支持向量机(GA-LS-SVM)的FPGA焊接点失效故障评估方法。建立SJ BIST测试模型,选择合适的外接小电容,通过改变不同工作频率下可变电阻的大小模拟焊点阻值,获得基于小电容电压变化的故障数据,建立电容低电平的持续时间、电容测试工作频率和焊接点电阻值的三维数据图;最后利用遗传算法优化的最小二乘支持向量机对所得到的数据进行状态评估,由三维数据图可知,健康的FPGA焊接点与断裂的FPGA焊接点在低电平的持续时间具有明显差异。仿真实验结果表明,所提出的GA-LS-SVM方法焊接点健康状态等级分类的总准确率达到97.2%,相较于BP神经网络、标准SVM及LS-SVM方法分别提高了17.9%、13%及7.2%。

线性反馈移位寄存器的设计与仿真

分别对基于本原多项式的线性反馈移位寄存器结构进行设计,验证其能否生成M序列。对比可生成伪随机序列的寄存器与可生成M序列的硬件结构是否相同以及所生成的序列的周期性。验证本原多项式及其互补多项式均可生成M序列。验证内接型LFSR结构和外接型LFSR结构没有影响M序列的生成。验证了基于非本原多项式设计的线性反馈移位寄存器的序列周期数<2 n-1,为非M序列。通过使用ModelSim仿真器进行仿真,仿真结果验证了本课题设计的正确性和有效性。

嵌入式网卡芯片设计及其低功耗DFT技术考虑

针对目前应用于信息家电的以太网多芯片解决方案具有成本高、性能较低等问题,文章设计实现了一款以太网控制SoC单芯片。同时,为了获得较低的测试功耗,进行了可测试技术的低功耗优化。该芯片采用TSMC 0.25μm2P4M CMOS工艺流片,裸片面积为4.8×4.6 mm2,测试结果表明,该嵌入式以太网控制SoC芯片的故障覆盖率可达到97%,样片的以太网数据包最高吞吐量可以达到7 Mbits/s。

1T1R结构RRAM的故障可测性设计

阻变随机存储器（RRAM）中存在的故障严重影响产品的可靠性和良率。采用精确高效的测试方法能有效缩短工艺优化周期,降低测试成本。基于SMIC 28 nm工艺平台,完成了1T1R结构的1 Mbit RRAM模块的流片。详细分析了测试中的故障响应情况,并定义了一种故障识别表达式。在March算法的基础上,提出针对RRAM故障的有效测试算法,同时设计了可以定位故障的内建自测试（BIST）电路。仿真结果表明,该测试方案具有占用引脚较少、测试周期较短、故障定位准确、故障覆盖率高的优势。

BIST(Build-in Self Test)在FPD-LINK产品设计中的运用

FPD-LINK技术在车载电子产品中得到广泛的运用。如何有效评估FPD-LINK系统设计的好坏,确认产品是否达到设计要求,需要有一套可靠且简单易行的方法进行评价。本文介绍一种简单易行,且可靠性较高的测试方法。