BOOMBOX译码器常见故障及维修

BOOMBOX遥爆系统是美国SEISMIC SOURCE公司的产品,自2004年进入国内市场至今已有十几年了,得益于全新的设计理念、DSP技术及数字化延迟量补偿技术的应用,使其不仅具备同步精度高,且集体积小巧、操作更简便、编/译码器互换等诸多优点。因此,截止目前其依旧是国内各探区遥爆系统的主力机型之一,本文着重介绍,该产品在使用过程中的一些常见故障及维修处理方法。

一种可配置Viterbi译码器的设计

为了满足数字通信中不同通信标准的变化,设计了一种支持多标准的Viterbi译码器。该译码器支持1/2、1/3、1/4三种不同的码率、3-9的约束长度和任意约束多项式的通信标准。为了实现多标准的译码,在加比选单元增加了数据选择器,回溯单元采用了滑窗回溯译码。译码器支持无符号数的输入,简化了欧几里得距离的计算方式。针对状态度量值不断增大的问题,增加了状态度量值防溢出的设计。基于55nm工艺进行逻辑综合,译码器的面积为0.35mm2,250MHz工作频率下,功耗为57.33mW。通过Matlab模拟通信过程中的噪声干扰,结果表明,该译码器在支持不同通信标准译码的同时,纠错能力优于传统译码器。

基于自动编译码器的端到端无线通信系统FPGA实现

基于自动编译码器的通信系统是近年来无线通信的一个热门研究领域,如何将其部署在嵌入式设备中具有非常重要的实践意义。提出了一种基于自动编译码器的端到端无线通信系统的FPGA设计方案,在FPGA上部署基于自动编译码器的端到端无线通信系统,使用AD9361射频芯片作为射频前端处理模块,实现真正意义上的空中传输。并且对系统中的卷积神经网络设计了硬件加速方案,在卷积计算单元内进行并行性探索,设计了流水线架构,加速卷积运算。对于存储单元,采用双缓冲设计,利用乒乓操作,提高数据通信速率。实验结果表明,在不同的调制方式下,系统实测误块率与在瑞利信道下的仿真结果相接近。在误块率相当的情况下,与通用CPU Intel i5-9300相比,所设计的系统的网络推理速度提升了3.98倍。与英伟达1650 GPU相比,功耗约是它的0.18倍。

在FPGA上实现对RS译码器的优化设计

针对里德所罗门码(Reed Solomon,RS)译码在硬件实现时存在数据量大、消耗资源多等问题,基于CCSDS标准中的RS(255,223)码,根据欧几里得核心译码算法,在FPGA上实现对RS译码器的优化设计。本文提出采用乘法器因子矩阵方法将有限域中的乘法计算转换为加法运算,用异或操作在硬件中实现,简化硬件运算数据量;在欧几里得算法核心模块实现中,采用多项式除法电路和多项式乘法电路进行硬件电路设计,降低运算复杂度,可以有效节约硬件资源。通过FPGA测试验证,优化设计的译码器可以有效译码并具有较好的译码性能,完成最多16个码元数据的纠错。

一种符合JESD204C协议的并行FEC译码器

基于JESD204C协议,设计了一种适用于64B/66B链路层的并行FEC译码器。该电路采用64位并行处理方案,降低了电路对时钟频率的要求。针对协议使用的缩短(2074,2048)二进制循环码,设计了快速旋转电路,降低了电路设计的复杂度。使用Modelsim软件完成了功能验证,结果表明,译码器能够完成数据收发、纠错和报错等功能。采用了TSMC 65 nm标准数字工艺库,在Design Compiler平台上完成了逻辑综合,报告显示,译码器电路工作频率为500 MHz时,时间裕度为0.10 ns,单通道数据处理速度可达32 Gbit/s。

基于SOA全光比较器和译码器的研究

全光逻辑在全光分组交换中起着重要作用,基于半导体光放大器(SOA)的交叉增益调制效应,实现了输出为AB的逻辑关系,并进行一定的组合设计,实现了全光比较和译码的功能。通过仿真软件VIP进行仿真验证,得到了全光逻辑组合下的一位比较器和译码器,并在译码器的基础上进行扩展组合,形成了两位比较器。

一种高资源效率的Fast-RCSC极化码译码器

针对现有极化码软输出译码器存在的高资源消耗与低资源效率,设计了一种快速低复杂度软取消(Fast Reduced Complexity Soft-Cancelation,Fast-RCSC)译码算法及其译码器硬件架构。Fast-RCSC算法对内部特殊结点进行完整计算,在减少译码周期的同时仍有较好译码性能。基于不同特殊结点公式之间存在相似性,进而通过对引入的特殊结点模块进行计算结果复用以及计算模块分时复用,减少特殊结点模块资源消耗。通过共用存储单元以及对不足存储单元数据宽度的数据进行合并,降低存储资源消耗。在华润上华(Central Semiconductor Manufacturing Corporation,CSMC)180 nm工艺下综合结果表明,设计的译码器在码长为1 024的情况下,面积为2.92 mm^(2),资源效率为245.2 Mbps/mm^(2),相比现有软输出译码器有不同程度的提升。

一种瞬态限流的全NMOS译码器设计方法

针对低温多晶硅(low temperature poly-silicon,LTPS)和低温多晶氧化物(low temperature polycrystalline oxide,LTPO)工艺下的有机电致发光显示器(organic light emitting diode,OLED)电路设计时,驱动译码电路瞬态产生大电流引起的闩锁效应烧坏器问题,提出一种具有瞬态电流限制能力的全N增强型金属氧化物半导体(N-enhancement type metal oxide semiconductor,NMOS)场效应管的译码器电路设计方法。该方法基于树状网络进行译码和限流,利用支路简并方法进行逻辑化简,采用共源共栅结构中的输出阻抗限制译码瞬态过程的最大电流;在SMIC 180 nm CMOS工艺下完成设计,核心电路面积为470.69μm^(2)。2种不同输入条件下的仿真结果表明,采用格雷码对输入激励进行编码的5-32全NMOS译码器的功耗延迟积仅为9.77×10^(-20)J·s,比同等工艺、电源电压、温度条件下设计的CMOS 5-32译码器降低了81.8%;瞬态译码时的最大电流为11.69μA,比CMOS 5-32译码器降低了99.44%。

CCSDS标准LDPC部分并行译码器实现

针对CCSDS标准中近地通信的LDPC码,为了提高准循环低密度奇偶校验(QC-LDPC)译码器的吞吐率和资源利用率,设计实现了一种低复杂度高速并行译码器。译码器整体采用流水线结构,通过改进校验节点与变量节点的更新方式,在不增加运算复杂度的情况下使信息处理所消耗的时间更短,压缩单次迭代所需时间,提高了译码器的吞吐量。以现场可编程门阵列(FPGA)作为实现平台,仿真并实现了基于归一化最小和算法的(8176,7154) LDPC译码器。结果表明,当译码器工作频率为200 MHz、迭代次数为10次的情况下,译码吞吐量可达到160 Mbit/s,满足大多数场景的应用需求。

FPGA中宽边译码器的测试方法研究

现有的关于FPGA的测试主要集中在可编程逻辑和互连线资源,而没有涉及FPGA中的宽边译码器的测试。本文提出了一种测试FPGA中宽边译码器的方法,该方法实现了FPGA中的宽边译码器的逻辑资源及其相连的长线资源的全覆盖测试。该实验采用Xilinx公司的XC4000E系列芯片,在基于SOC软硬件协同技术的FPGA自动测试系统中进行测试。实验结果表明,用本文提出的4次配置图形和测试向量能够完成全覆盖测试。

高速Viterbi译码器的FPGA实现

提出了一种高速V iterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90 Mbps。译码器的性能仿真和FPGA实现验证了该方案的可行性。

HDB_3编译码器的优化设计与实现

针对现有HDB3(三阶高密度双极性)编码器中存在编码复杂、输出延时长等缺陷,提出了一种基于分组编码、统一极性判断和位置极性判断的HDB3编码器快速设计方法,并相应提出了基于极性判别的快速译码设计方法,避免了译码过程中的取代节检测.在QuartusⅡ5.1下的仿真结果表明,提出的编译码方法具有消耗资源少、工作速度快的优点,与现有方法相比,编码和译码占用的逻辑单元数分别减少25%和40%,扇出数分别减少29.4%和50.9%.经实际测试,编译码器功能正确,可用于实际电路中.

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。

高吞吐量低存储量的LDPC码译码器FPGA实现

针对规则(r,c)-LDPC码,设计了一种基于Turbo结构的FPGA译码实现算法,采用多路并行译单帧数据,多帧并行译码的结构,具有收敛速度快和存储量低的特点.为实现多路并行译单帧数据,首先将LDPC码划分成几个超码,并对每个超码内的单校验码采用并行BCJR算法.同时,为简化并行BCJR译码时的内部结构和控制单元的复杂度,提出一种修正的分圆陪集构造方法.在具体实现中,采用了3帧并行译码的结构来进一步提高吞吐量.对一个码长为1 600,规则(3,5)-LDPC码,用Altera公司的StratixEP1S25 FPGA芯片设计了译码器,在主频40 MHz条件下采用20次迭代,可使吞吐量达50 Mbit/s.

一种嵌入式MPU指令译码器设计

针对与 Intel系列微处理器兼容的嵌入式微处理器单元 (MPU) ,讨论其译码器的设计问题。通过分析比较两种可行的读入方案 ,择优选用了在状态机控制下的指令读入机制 ,并设计了具有 8个状态的状态机来控制指令读入 ,实现了复杂指令简单化的目的。采用表格技术将译码器与微程序的设计分离。译码器位于 MPU指令流水线的中部 ,其输出队列的长度影响 MPU的性能 ,文中近似采用 M/ M/ 1 / K排队系统的分析方法 ,确定了输出队列长度。译码器与 MPU的其它部分联调完成后 ,使用具有实际意义的应用程序进行测试的结果表明 ,该译码器的设计是合理有效的。

一种基于FPGA技术的HDB3译码器的设计

分析了HDB3译码器的原理,提出了一种基于FPGA技术的HDB3译码器的快速实现方法。在此基础上,选用Max+plus II平台和Altera公司MAX7000器件EPM7096LC68芯片,设计实现了一个串行输入、串行输出的HDB3译码器。实践证明,此方法具有设计简单、快速、高效和实时性强等特点。

RS(255,223)译码器的设计与FPGA实现

RS码是一种多进制分组循环码,检错和纠错能力强,尤其适合纠正突发错误,在通信系统中有着广泛的应用。本文所研究的RS(255,223)译码器采用修正的Euclid译码算法(MEA),介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程,划分模块,详细论述了各子模块的设计过程。

实现Viterbi译码器幸存路径存储及译码输出的一种新方法

提出了一种幸存路径存储及输出的新方法———SMDO法,该方法与传统的寄存器交换法和回索法相比具有存储量小、译码延迟短的特点,并且极适合利用FPGA内置的EAB块实现。

Turbo码译码器“及早判决”门限的确定及输出信噪比停止迭代准则

提出将实际的 AWGN信道与 Turbo码译码器构成的联合信道看成一个等效 AWGN信道 ,在此基础上 ,提出一种新的采用译码器输出对数似然比序列的信噪比作为译码器停止迭代的判决准则 .为减少译码复杂度 ,可以将 Turbo码译码过程中对数似然比超过某一门限的符号及时判决输出 .给出了门限值的理论确定方法 .