基4BOOTH编码的高速32×32乘法器的设计与实现

介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改进混合Wallace树压缩器阵列进行优化,其压缩器阵列对称有利于布局布线。该乘法器插入流水后能运行到250MHz,可用作专用数据通道的乘法单元。

高速Booth编码模（2^n—1）乘法器的设计

在余数系统中(2n-1)是最普遍应用的模,提出了一种新的booth编码结构,并基于提出的booth编码结构,提出了一种高速模(2n-1)乘法器.该乘法器采用CSA或者Wallace Tree结构可以进一步提高运算速度.此乘法器在一个时钟周期内可以完成所需运算,简单高效.

高速可重组16×16乘法器的设计

介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法,简化了部分乘积的符号扩展,采用WallaceTree最优化的演算法、流水操作和超前进位加法器来进一步提高电路的运算速度。该乘法器可以作为嵌入式CPU内核和DSP内核的乘法单元,整个设计用VHDL语言实现。

DSP专用高速乘法器的设计

介绍了一种DSP专用高速乘法器的设计方法.该乘法器采用了最优化Booth编码算法,降低了部分乘积的数目,采用Wallace Tree最优化的演算法和快速超前进位加法器来进一步提高电路的运算速度.该乘法器在一个时钟周期内可以完成16位有符号/无符号二进制数乘法运算和复乘运算,在slow corner下最高频率可达220MHz以上.本乘法器是一DSP内核的专用乘法单元,整个设计简单高效.

基于FPGA的高速双精度浮点乘法器设计

设计了一种基于FPGA的高速双精度浮点乘法器.采用了基4Booth算法产生部分积,然后用优化的Wal-lace树阵列结构完成对部分积的累加得到伪和和伪进位,进而对伪和和伪进位采用了部分和并行相加得到最后尾数结果.采用了优化的5级流水线结构的设计在Cyclone Ⅱ EP2C35F672C6器件上经过综合后运行频率可达123.32MHz.在同等优化下,相比于Altera IP核在调用DSP乘法资源情况下运行速度提高大约11%,相比于不调用DSP乘法资源情况下运行速度提高大约67%.