2.488 Gbit/s时钟数据恢复电路的设计

利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。后仿真结果表明,系统电源电压为1.8 V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566μm×448μm。

用于10Mb/s和100Mb/s以太网的时钟数据恢复电路

设计了一个用于 1 0 Mb/ s和 1 0 0 Mb/ s以太网的时钟数据恢复电路 ,采用双环路结构 ,增加了系统的稳定性。电路各组成部分的设计进一步增强了锁相环工作的稳定性。电路行为级仿真采用 Mentor的 ADMS,电路级设计采用 Chartered0 .2 5 μm

一种快速锁定低抖动的时钟数据恢复电路

设计了一款应用于光通信28 Gb/s非归零码高速串行接收机的快速锁定、低抖动时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题,在比例-积分通路分离的电路结构中,提出了锁定检测判别技术,实现了比例通路增益的可调节,使得环路能够在低抖动的情况下快速锁定。通过Cadence Spectre进行仿真,当环路中使用锁定检测判别技术时,锁定时间为400 ns,抖动峰峰值为2.5 ps。相较于未使用该技术的环路,锁定时间缩短了33%,抖动降低了40%。

一种基于FPGA的时钟数据恢复电路的设计与实现

1过采样法时钟数据恢复原理 目前基于FPGA的全数字CDR（Clock and Data Recovery,时钟数据恢复）多采用数字化过采样法,有同频多相时钟采样和数据延迟链采样两种具体的实现方式。

一种10 Gb/s超低抖动时钟数据恢复电路的设计

在高速信号传输过程中,传输速率的加快会导致数据的误码率以及时钟抖动不断加大,甚至会造成接收端数据出错。为了减少时钟抖动对接收端数据恢复造成的不利影响,提出一种10 Gb/s超低抖动时钟数据恢复电路。引入了数据同步器来减小正交参考时钟与输入数据间的相位差。与此同时,采用频率裁决单元来缩小两者的频率差,使输入数据与参考时钟在频率和相位上拥有较高匹配度。电路采用了台积电(TSMC)40 nm CMOS工艺,通过加入伪随机数据编码(PRBS31)进行仿真测试,接收端误码率小于10^-12,总功耗为134 mW,恢复出的数据对应的时钟抖动峰值为6.94 ps。相比于传统的时钟数据恢复电路,该电路还考虑了外部输入数据的消抖,可以运用于数据接收端来恢复数据传输速率较高(8.3~10.0 Gb/s)的数据时钟。

3.125Gb/s基于PS/PI型的时钟与数据恢复电路设计

基于标准0.18μmCMOS工艺,设计了一种全速率PS/PI型时钟与数据恢复(CDR)电路。该电路主要由bang-bang型鉴相器、数字控制模块、分接器、相位选择器以及相位插值器等模块构成。根据本CDR的特点,提出了一种在分接器后对超前、滞后信息进行统计比较得到一组低速信号来解决高速模拟电路和低速数字电路之间的接口问题。

一种改进型盲过采样时钟数据恢复电路

设计一种改进型盲过采样时钟数据恢复电路。电路主要由并行过采样、滤波整形、鉴相编码和数据选择等模块组成。提出的滤波整形电路可以有效改善采样数据流,让电路拥有更高的抑制噪声和干扰的能力。与鉴相编码电路组合工作,可以使整个时钟数据恢复电路的误码率更低,相位锁定时间更短。

面向高性能计算机光互连的低抖动Retimer电路

随着通信带宽的大幅提升,低抖动作为多场景应用中信号传输质量的关键指标,已成为信号完整性研究的重要方向。56 Gbaud的Retimer芯片是高性能计算机光互连数据传输的关键核心芯片,其抖动性能也制约着光模块高性能计算机的整体性能。针对传统高速Retimer芯片抖动性能低的难题,首次提出了数据速率超过100 Gbps的低抖动Retimer电路。Retimer电路基于CDR+PLL架构,集成在光纤中继器中,具有均衡和全速率重定时功能;采用抖动消除的滤波电路,能在高噪声输入信号下取得良好的输出数据抖动性能,为解决传统Retimer直接采样转发导致输出数据抖动大的问题提供了技术支持。采用TSMC 28 nm CMOS工艺完成了基于CDR+PLL架构的低抖动Retimer电路设计。仿真结果表明,当输入112 Gbps PAM4时,Retimer的输出数据抖动为741 fs,相比于传统Retimer结构降低了31.4%。

25~28 Gbit/s CMOS高灵敏度光接收机电路设计

基于65 nm CMOS工艺设计了一种25~28 Gbit/s具有自适应均衡和时钟数据恢复功能的光接收机电路。光接收前端采用低带宽设计,以优化接收机的灵敏度;采用判决反馈均衡器,以恢复低带宽前端引入的码间干扰。为了适应不同速率和工艺角引入的码间干扰,结合SS-LMS自适应算法,实现信号的自适应均衡。无参考时钟数据恢复电路采用鉴频环路拓宽频率捕获范围,同时将半速率鉴相器嵌入均衡器中,以降低功耗和成本。后仿真结果表明,在100 fF光电二极管的寄生电容条件下,接收前端最大增益达到66 dBΩ,25%带宽处的等效输入噪声电流为15.3 pA·Hz^(-1/2),光接收机灵敏度为-14.5 dBm。当电源电压为1.2 V时,光接收机的整体功耗为181.1 mW。

用于CDR电路的相位插值选择电路设计

时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能。描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方案并给出了CMOS电路实现。在SMIC0.18μm CMOS工艺下采用Cadence公司的仿真工具Spectre进行了晶体管级验证,结果显示,利用该电路恢复出来的时钟对数据进行重定时,能较好地消除传输过程中积累的抖动,有效地提高了输入抖动容限。

一种1 GHz^6 GHz宽频高线性度相位插值电路的设计与实现

为了提高时钟数据恢复电路(CDR)在高速多通道串行收发系统的性能,提出了一种应用于CDR电路中的新型相位插值电路,由4组差分对、4组数模转换器、公共负载电阻RL组成,通过数字滤波器输出互补的温度计码控制DAC输出电流的大小,实现对输入差分时钟的相位权重分配,从而达到128次相位插值,并利用输入级4相校正电路和输出占空比调整电路对差分信号进行整形优化。采用40 nm CMOS工艺实现,仿真结果表明插值器在工作频率1 GHz到6 GHz线性度良好,DNL最大不超过1.4 LSB,INL最大不超过1.5 LSB,已成功集成在多款SerDes电路。

面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计

为了解决光模块中高功耗芯片恶化激光调制器性能,以及解决收发端时钟基准偏差导致误码率高的问题,设计了一款低功耗高抖动容限的时钟数据恢复电路(CDR)。通过采用压控振荡器(VCO)型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术,降低了CDR芯片的功耗;通过在CDR积分通路中引入零点补偿电阻,提高了CDR的抖动容限。该CDR采用CMOS 65nm工艺设计和1.1V电源供电,后端仿真结果表明:当CDR电路工作在28Gbps时,功耗是2.18pJ/bit,能容忍的固定频差是5 000ppm,恢复时钟的抖动峰峰值是5.6ps,抖动容限达到了设计指标,且满足CIE-25/28G协议规范。

星载高速SerDes电路的设计与实现

针对目前我国空间探测任务中海量数据传输的迫切需求,提出了一种星载高速数据传输技术的解决方案。论述了方案的总体设计结构和关键模块的实现,制定了一种可靠易实现的链路传输协议,并给出了收发方向上的后仿真波形。系统联试验证了4通道点对点之间的Ser Des接口数据传输速率达到了2.4Gbps,并且具有很好的带宽扩展和抗干扰性能。在星上有效载荷数据传输系统中具有广阔的应用前景。

一种应用于软件定义互连系统的多协议SerDes电路

为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过可编程的发送端前向反馈均衡器和接收端线性均衡器和判决反馈均衡器电路,实现最大32dB的插损补偿.测试结果表明,所设计的SerDes电路在10.3125Gbps速率下发送总抖动为21.2ps,随机抖动均方根值为633.7fs,最大功耗29.33mW/Gbps,发送端眼图和接收端抖动容限及误码率均能够满足FC-PI-4,RapidIO 3.0,10GBase-KR,1000Base-X的协议规范要求.

1.25～3.125Gb/s连续数据速率CDR设计

设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复（CDR）电路,可以满足多种通信标准的设计需求。CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化。针对低功耗和低噪声的需求,提出一种新型半速率采样判决电路,利用电流共享和节点电容充放电技术,数据速率为3.125 Gb/s时,仅需要消耗50μA电流。芯片采用0.13μm工艺流片验证,面积0.42 mm2,功耗98 mW,测试结果表明,时钟数据恢复电路接收PRBS7序列时,误码率小于10-12。

一种26~28 Gb/s高能效低抖动Bang-bang CDR设计

设计实现了一款26~28 Gb/s的高能效低抖动Bang-bang CDR电路,采用改进的全速率非线性鉴相器结构,提高了鉴相器电路的输入灵敏度,改善高数据速率下磁滞效应的影响,从而提升环路整体的抖动性能;通过压控振荡器和压控振荡器缓冲电路协同调谐的方式减小为驱动大的鉴相器负载的时钟缓冲电路的功耗。采用TSMC 40 nm CMOS工艺,输入231-1300 mVPP的伪随机二进制序列(PRBS)数据,在28 Gb/s下该时钟数据恢复电路恢复出的时钟抖动为1.66 ps(pp),数据抖动为1.81 ps(pp);在注入4 MHz正弦抖动的情况下,抖动容限小于0.75 UIpp。在1 V电源电压下,功耗小于38.5 mW。

基于高速SerDes中非等值尾电流源技术的新型高线性度相位插值器设计

为解决高速串行接口(SerDes)中时钟数据恢复电路(CDR)的恢复时钟抖动较大的问题,设计了一种基于非等值尾电流源技术的新型高速高线性度相位插值器。该技术在分析相位插值器输入控制码和输出时钟相位产生非线性机理的基础上,通过计算晶体管电路中插值器输出时钟相位与尾电流源权重的反函数关系,精确设计了相位插值器中尾电流源阵列参数,实现了高速率下相位插值器的高线性度关系,有效提高了CDR恢复时钟抖动性能。通过设计一款基于CMOS 65 nm工艺的22 Gb/s SerDes接收机对该技术进行了验证。电路后端仿真结果表明:相较于传统结构,该相位插值器线性度提高了55.1%,CDR恢复时钟的抖动性能提高了22.5%。

低电压高速CMOS电流模线性鉴相器的设计

在高速时钟和数据恢复电路(CDR)中一般采用高数率比线性鉴相器(LPD)来降低鉴相器(PD)和压控振荡器(VCO)的工作频率。从电路结构的复杂度、芯片面积以及功耗三方面,对三种不同速率比LPD电路进行了分析比较;针对2.5Gbit/s CDR电路的具体应用,分别设计了半数率比和1/4数率比LPD,均通过了功能仿真;最后比较仿真结果,在2.5Gbit/s应用下,半数率比结构是合理的选择。电路设计采用TSMC0.18μm CMOS混合信号工艺,LPD电路均采用低电压高速电流模逻辑(CML)实现。

面向超高清微显示器的20Gbps低抖动CDR设计

针对超高清硅基微显示器对接口电路高信号带宽的要求,设计了一款20 Gbps的双环路低抖动时钟数据恢复电路。该电路工作在锁频环路时,锁定检测器控制电荷泵电流逐步减小,有效降低控制电压纹波,并采用LDO镜像结构抑制环形压控振荡器电源纹波及不同电源节点间的纹波串扰,减少环路噪声。测试结果表明,提出的微显示器架构和设计的CDR电路可实际应用于超高清硅基OLED微显示器,恢复出的20 Gbps数据峰峰值抖动为36.8 ps,捕获范围为17.4~21.7 GHz,功耗为43 mW。

1.25Gbps串并并串转换接收器的低抖动设计

对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC0.35μm2P3M3.3V/5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI。