基于FPGA的进位保留Barrett模乘法器设计与实现

在有限域上的模算术运算中,乘法运算最基础且最耗时,因此为提高公钥密码体质的运算速度,设计出运算速度快、消耗时间少的模乘法器非常关键。该文设计出进位保留Barrett模乘法器,乘法部分利用进位保留乘法器,求模运算部分利用Barrett约减运算,用硬件描述语言进行FPGA设计与实现,避免了除法运算。对于192位的操作数,完成Barrett模乘需要约186个时钟周期,计算速率可以达到269.17 Mb/s。

基于高基阵列乘法器的高速模乘单元设计与实现

蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中。目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,基于这种结构位长为n的比特模乘仅需要约n/w+6个时钟周期,该结构设计的电路只与最小单元有关,在硬件实现时可以大大提高频率,并提高设计的性能,可以设计高速的RSA和椭圆曲线密码大规模集成电路。

基于电流模电路的CMOS模拟乘法器设计

以基本电流模电路为基础,分别对两种常用工艺,即双极性和CMOS工艺的电流平方电路进行了分析。它们分别由跨导线性环和电流镜基本电路构成。主要对CMOS器件构成的电流平方电路进行了设计与分析。最后设计了一种以MOS电流平方电路为主要模块的乘法器电路,实现了电流信号的相乘运算,并通过仿真验证了结果的正确性。

基于双Booth 2编码的双有限域模乘法器设计与实现

采用双Booth 2编码技术,对高基radix-16 Montgomery模乘法器进行了优化设计,减小了电路面积,提高了模乘运算速度。使用SMIC0.18μm标准单元工艺库综合后,计算256bit有限域GF(P)上的模乘只需要0.51μs。

具有模/数输出的模拟乘法器

介绍的具有模 /数输出的模拟乘法器 ,它可以进行两个电压信号的四象限模拟相乘 ,其输出是占空比与两个电压信号之积成正比的一系列脉冲信号 ,这种输出既适合于模拟系统 。

混合高效的模2-n＋1乘法器在通讯中的运用

常见的模2-n＋1乘法器多采用权重码或者缩一码实现。为实现高效的模2-n＋1乘法器,本文采用权重码和缩一码混合的方式,实现快速的输入和输出,在同类算法中,该方法实现的效率最快。

高频电流模四象限CMOS模拟乘法器

本文提出了一种新型四象限CMOS模拟乘法器,其核心组成为工作于三极管区的NMOS晶体管和高频CCII(第二代电流传输器)电路.基于2μmP阱CMOS工艺参数的模拟结果显示,当电源电压为±5V,在±4V的输入范围内,其非线性误差小于2.8‰,运算误差小于3.3‰.X输入端的-3dB带宽为22MHz,Y输入端的-3dB带宽为82MHz.

Montgomery模乘法器的实现与优化

蒙哥马利算法是公钥密码实现的基础算法,应用范围广泛。要想提高公钥密码体制的运算速度,设计运算速度快、消耗资源少、效率高的蒙哥马利模乘法器非常关键。根据蒙哥马利乘积算法实现了蒙哥马利乘法器,通过硬件描述语言分别对其进行FPGA设计与实现,将其实现结构由串行结构优化为并行结构,在多占用资源约50%的基础上,速度实现了6倍左右的提高。与现有的相关研究成果相比,在增加耗用较少的资源的基础上速度实现大幅度的提升。

基于Booth／CSD混合编码的模2～n＋1乘法器的设计

在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模2n+1乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。

模拟乘法器实用宏模型研究

针对现有模拟乘法器宏模型所能模拟的参数受到很大限制这一难题，在分析功能块和关键参数相关的基础上，利用构造法建立了一个新型实用的宏模型。

模拟乘法器的简易分析方法

提出了一种模拟乘法器工作原理的简易分析方法。与通用的一般方法相比 ,这种方法避开了较复杂的数学推导 ,采用大学熟悉的公式 ,从而使分析过程简便易懂。

模拟/数字复合乘法器和数字移相技术及其应用

本文介绍了利用模拟—数字复合乘法器进行功率测量的新方法,旨在解决角差补偿的软件化与无功测量问题。最后对相乘模拟信号间相位差的数字控制进行了研究。

一种高效模（2n-2p）乘法器的设计

结合两类修正方法,提出了一种高效的模(2n-2p)乘法器(n≥2p)的实现方法.与文献[1]中设计比较,本文乘法器结构上少了一级加法,并且综合结果也显示平均面积和延迟分别有10%和13%的减小.

高速双域乘法器设计及其应用

双域乘法器在椭圆曲线密码学中具有重要意义,是构成双域模乘器的重要组件.考虑到双域乘法器的关键路径主要由GF(p)域决定;因此,在传统的基4Booth编码乘法器的基础上进行优化设计,改进部分积产生电路以及Wallace压缩电路,使其能够同时支持GF(p)域和GF(2 m)域.设计的双域乘法器在FPGA实现结果表明,双域乘法器比单独实现两个域面积减小16.9%;延时比单独的GF(p)域增加1.188ns.将设计的双域乘法器应用到模乘器,结果表明,该设计完成一次256bit的模乘操作比已有的在时间上节约了7.35%.

对带宽DC—1000MHz四象限乘法器的分析与设计

本文首先讨论线性跨导电流模放大器的工作原理。电流模放大器基本上无需电压摆幅,能大大提高电路工作速度。然后以此为基础引出线性跨导电流模四象限乘法器核心单元,并从集成工艺、技术和电路设计几个主要方面对带宽DC—1000MHz四象限乘法器作了详细的分析和设计。

D/A硬件乘法器在单片机数字存储示波器中的应用

本文介绍了直接由D/A转换器构成的硬件乘法器及其在单片机数字存储示波器中的应用.

乘法器在信号处理中的应用

介绍了乘法器的使用原理,详细介绍了利用乘法器进行信号处理,调整乘法器的输入进行差模测试的设计过程。

AD532单片乘法器/除法器

AD532单片乘法器/除法器在不外加微调电阻和输出运算放大器时,其输出电压为±10V,最大误差为±1V,CMRR=75dB。 AD532的输入端可有不同的连接方法,由此可得到不同的传输函数。如四输入端的乘法传输函数为:(x_1-x_2)(y_1-y_2)/10V;双输入端的除法传输函数为:10V·Z/(x_1-x_2);单输入端的开方函数为±10V·Z^(1/2)。图1所示为AD532的方块图。当用作乘法或乘方时。

基于Barrett模乘算法的RSA密码协处理器设计

提出了一种基于Barrett模乘算法和中国剩余定理(CRT)的RSA密码协处理器的VLSI结构。将一个快速串并乘法器应用于改进的Barrett求模算法,从而实现了一个快速的模数N可配置的模乘运算器,对于1 024位和512位的操作数,完成一次模乘分别需要约300个和160个时钟周期。采用0.25μm CMOS工艺设计,在150 MHz时钟频率下,对于1 024位和512位的操作数,加解密速率分别可以达到328 kbit/s和607 kbit/s;在CRT模式下工作,解密的速率分别可以达到600 kbit/s和1 143 kbit/s。

一种高性能大数模幂协处理器SEA

大数模幂是许多公钥算法中的主要操作和计算瓶颈.SEA是一种针对大数模幂的高性能协处理器,其主要采用如下3种加速方法:①采用二进制并行模幂算法(PBME)和以基数长度为处理字长的高基数Montgomery算法(RBHRMMM);②将算法映射到脉动阵列处理结构,并交替计算平方和乘以掩盖RBHRMMM算法中的相关,同时应用定向技术消除PBME算法中的相关;③基于“先拆分乘法、后将累加压缩”的思想优化关键路径.SEA完成1024b完整大数模幂仅需72738个时钟周期,采用基于标准单元的正向设计流程实现,其面积为4.2×4.2mm2,等效门数为739933.目前,SEA已经在0.18μm1P6MCMOS工艺上流片成功,主频133MHz,峰值功耗为962.26mW,使用SEA后,完成一次1024bRSA签名仅需316.9μs.