一种高速2-D滑动FFT的设计实现

文章介绍了采用2-D快速傅里叶变换(fast Fourier transform,FFT)算法的滑动窗FFT的基本特性原理和硬件实现过程,完成了窗长256点、步长16点的2-D滑动窗FFT的专用集成电路(application specific integrated circuit,ASIC)设计。传统FFT算法受序列完整性的制约,时滞较大,无法满足某些高实时性信号分析领域的处理速度要求。该文采用滑动FFT算法,克服了传统FFT对序列完整性的依赖,设计的滑动FFT处理器使用2-D FFT压缩新序列计算时间,以基16蝶形运算器为核心,采用系数复用和高基Booth方法优化系数编码技术压缩乘法器的数量,减少电路面积。所设计的2-D滑动FFT完成单次滑动窗长的计算时间比传统算法节约了16.1%,变换结果与MATLAB的运算结果相比,信噪比(signal-to-noise ratio,SNR)大于130 dB。在TSMC 28 nm的工艺下,工作主频为600 MHz,面积为1980μm×2060μm。

新型高速CSD编码滤波器及VLSI的实现

通过对ＢＯＯＴＨ型乘法器、而速加法器结构和ＣＳＤ编码滤波器结构的深入研究，开发出一种新型高速ＣＳＤ编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反ＳＩＮＣ滤波器，并在ＡＬＣＡＴＥＬ ０．３５ｕｍ ＣＭＯＳ工艺实现。芯片规模 ７５００门，面积 １．００ｍｍ ｘ ０．４２ｍｍ。

高性能SIMD乘法阵列体系结构

描述了一种新型的高性能高能效SIMD乘法阵列的结构.该乘法阵列支持同时执行1个64位乘法,4个32位乘法或16个16位有符号/无符号乘法.通过修改乘法算法实现结构,提高了乘加单元的面积复用度,在较小的面积和性能开销下实现了上述功能.并引入了"溢出补偿技术"解决了复数矩阵乘法运算的判溢出问题.通过牺牲非关键路径上短位宽乘法性能,提高关键路径上高位宽乘法性能.所述结构与文献[1]中乘法簇结构相比,64位乘法延时减少3.65%,面积降低3.92%,功耗提高5.71%.

一个新的基于radix-8的标量乘算法

椭圆曲线标量乘是椭圆曲线密码系统中最关键、最耗时的运算,因此如何快速高效实现标量乘运算是研究的重点。目前常见的标量乘算法有:double-and-add算法,NAF算法,MOF算法等,但它们都是基于radix-2编码表示的,无论采用何种编码,倍点运算的次数都不变,减少的只是点加(或点减)运算的次数。提出一个基于radix-8表示的新的编码方法,及一个基于radix-8表示的标量乘算法,通过用八倍点运算代替倍点运算,且编码是从左到右(即从最高位向最低位)进行,编码和主计算可以合并,提高实现效率并节省内存空间。实验结果表明,该算法较经典的double-and-add算法能够提高效率30%以上。

FT-SIMD:一种高性能乘法器的设计

为了提高多媒体数据的处理能力,高性能DSP普遍引入了SIMD技术。作为DSP重要组成部分的乘法器也必须具备这一功能。本文对SIMD乘法器的实现进行深入研究,提出了一种新的SIMD乘法器体系结构,采用两个16×8乘法器,通过对其操作数和结果进行符号扩展和拼接等处理,简单而高效地实现了16位FT-SIMD乘法器。同时,本体系结构可以扩展为32位和64位的SIMD乘法器。

高效乘除法器的设计研究

在某些复杂通信与多媒体算法中经常出现乘除法(A*B/C)运算,利用二进制补码乘法与除法的相似性,提出了一种高效的实现方式。该乘除法器使用冗余的商选择机制与两级CSA结构,在复用除法硬件资源的基础上即可完成乘法操作。32比特乘法可在11个时钟周期完成,除法在16个周期完成,故32比特的乘除法运算(A*B/C)可在27个周期完成,与传统的实现方式相比,总时钟数大为缩短,且具有设计复杂度低,面积小等优点。

自适应均衡器的FPGA设计

论文介绍了自适应盲均衡器的FPGA设计,主要对自适应均衡器的核心运算单元-采用booth编码算法设计的高性能乘累加(MAC)运算单元进行了详细描述。