一种并行乘法器的设计与实现

根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述 ,并用Design_analyzer对其进行综合 ,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快。

一种64位浮点乘加器的设计与实现

乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bit浮点乘加器。

通用高速乘法器IP模块设计

随着ASIC电路处理速度和面积的要求越来越高，对其内部调用的乘法器模块的要求也越来越苛刻，传统的乘法器设计已不能满足需求，一种通用的高速16位乘法器IP模块。采用Bootk2编码，4—2压缩器以及超前进位加法器等算法和技术，在减小乘法器延时的同时，大大节省了电路面积。实现了高速运算，满足了ASIC电路日益增长的技术要求。

高效乘除法器的设计研究

在某些复杂通信与多媒体算法中经常出现乘除法(A*B/C)运算,利用二进制补码乘法与除法的相似性,提出了一种高效的实现方式。该乘除法器使用冗余的商选择机制与两级CSA结构,在复用除法硬件资源的基础上即可完成乘法操作。32比特乘法可在11个时钟周期完成,除法在16个周期完成,故32比特的乘除法运算(A*B/C)可在27个周期完成,与传统的实现方式相比,总时钟数大为缩短,且具有设计复杂度低,面积小等优点。