基于CAVLD快速算法的硬件实现

在H.264的解码过程中,由于CAVLD部分采用的是变长编码,不能通过并行机制来提高速度,限制了整个系统的性能。针对CAVLD的硬件实现,提出一种新的算法,该算法采用地址查找法来提高解码速度,同时通过采用流水线结构,加快解码速度,采用计算方法代替查找表,减少ROM资源。FPGA综合结果表明最高速度支持到106MHz,通过与文献[5]比较,解码速度提高12%～48%。