可配置分段式FFE高速SerDes发送端设计

基于28 nm CMOS工艺实现56 Gb/s NRZ和112 Gb/s PAM-4双模发送端设计,均衡采用一个数据多路复用架构,支持完全可配置的分段式前向反馈均衡(FFE),终端输出网络采用带有上拉电流源的电流模式逻辑(CML)驱动拓扑结构。关键的电路结构和技术包括:依靠段落分配模块对FFE的段落进行分配,实现抽头权重的粗调;采用预充型1-UI脉冲发生器+4∶1 MUX架构改善带宽;驱动器采用负载端并接电流源提升共模电压和插入T形线圈的方法来扩展输出带宽和提高输出摆幅。仿真结果表明在输出112 Gb/sPAM4情况下眼高为40 mV,56 Gb/s NRZ情况下为130 mV。