一种非校正14位CMOS A/D转换器

设计了一种高精度A/D转换器电路。为了提高匹配精度,内部DAC采用一种电容DAC的新型分段结构;通过版图设计优化,可在不进行数字校正的情况下达到14位的分辨率,最大程度地减小了设计复杂性和功耗。整体电路采用0.6μm标准CMOS工艺线进行投片验证,实现了14位转换,转换时间达到2.5μs。

一种应用于SOC的4位超高速CMOS Flash A／D转换器

介绍了一种应用于片上系统超高速4位快闪式A/D转换器的设计。该转换器采用0.18μm CMOS工艺。其特点是采用一种基于反相器的阈值电压比较器(TIQ)阵列替代传统Flash结构中的模拟电路部分。仿真结果显示,该4位A/D转换器在2 GSPS的速度和1.8 V的工作电压下,功耗仅为9.80 mW。

一种12-b 125 kSPS全差分CMOS SAR A/D转换器

设计了一种基于1stSilicon0.25μmCMOS工艺的全集成SARA/D转换器。详细介绍了SARA/D转换器的基本原理、电路结构和仿真结果。该SARA/D转换器采用全差分结构,系统时钟频率为2MHz,精度12位,采样速率125kb/s,输入电压范围0～2.5V。在3.3V供电电压下,功耗为0.3mW,芯片有效面积为745μm×2000μm。

12位10MS/sCMOS流水线A/D转换器的设计

文中介绍了一种六级 1 2位 1 0 Msample/ s CMOS流水线 A/ D转换器的设计。该设计方案采用了双差分动态比较器结构 ,保证了处理模拟信号的精度与速度 ;采用冗余编码技术 ,进行数字误差校正 ,减小了多种误差敏感性 ,避免了由于余量电压超限而导致的失码 ,并降低了采样 /保持电路和 D/ A转换电路的设计难度。

14位20MS／sCMOS流水线A／D转换器

介绍了一种14位20MS/sCMOS流水线结构A/D转换器的设计。采用以内建晶体管失配设置阈值电压的差分动态比较器,省去了1.5位流水线结构所需的±0.25VR两个参考电平;采用折叠增益自举运算放大器,获得了98dB的增益和900MHz的单位增益带宽,基本消除了运放有限增益误差的影响;采用冗余编码和数字校正技术,降低了对比较器失调的敏感性,避免了余差电压超限引起的误差。电路采用0.18μmCMOS工艺,3.3V电源电压。仿真中,对频率1MHz、峰值1V的正弦输入信号的转换结果为:SNDR85.6dB,ENOB13.92位,SFDR96.3dB。

12位50M Sample/s CMOS流水线A/D转换器

介绍了一种十级12位50M Sample/s CMOS流水线A/D转换器的设计。该设计方案采用了全差分采样/保持电路和折叠式共源共栅运算放大器,保证了处理模拟信号的精度与速度。自举MOS开关和双差分动态比较器的使用,提高了电路的精度与速度,每级电路基本一致,简化了电路设计。

低功耗10位30MS/s流水线A/D转换器

基于0.18μm CMOS混合信号工艺,设计了一个低功耗10位30 MS/s流水线A/D转换器。通过优化各级采样电容和运放(OTA)偏置电流,以及使用动态比较器,大大降低了整体功耗。采用增益自举开关,以减少开关非线性;引入数字校正技术,以提高转换精度。当采样时钟频率为32 MHz、输入信号频率为16 MHz时,信噪失真比(SNDR)为59 dB,无杂散动态范围(SFDR)为71dB。ADC核心电路版图面积为0.64 mm2,功耗仅为32 mW。

SAD0820高速8位A／D转换器的设计与分析

ＳＡＤ０８２０高速８位Ａ／Ｄ转换器是一种具有跟踪／保持功能的８位高速微机兼容Ａ／Ｄ转换器，其转换时间为１．５ｕｓ，功耗为７５ｍＷ，用串并结构来实现Ａ／Ｄ转换器的高速。每４位ＡＤＣ分别由１５个比较器构成；单一电源工作，采用双层多晶硅ｐ阱ＣＭＯＳ工艺制作。

低功耗流水线ADC中多阈值比较器的设计

采用IBM0.13μm CMOS工艺,设计了适用于80MS/s流水线结构A/D转换器的比较器。电路使用全差分动态锁存结构,在Lewis-Gray结构的基础上,保留比较器阈值和输入差分管尺寸之间的线性比例关系,改进复位和输出电路结构,降低了设计复杂度和功耗,减小了面积。通过细致的版图考虑,实现了7种不同阈值电压的比较器,失调小于13mV,最大面积为25μm×13μm,最高工作频率达500 MHz;80MS/s工作时,功耗最大仅为63μW,低于Lewis-Gray结构的比较器。

基于SAR ADC的比较器的研究与设计

简单介绍了SAR A/D基本结构.基于该结构,设计了采用两级差分放大器作为前置放大,最后采用一级差分输入的自偏压差分放大器输出结果.该电路采用0.18um工艺实现,对其进行了仿真,得到的仿真结果和波形说明了该比较器可应用于逐次逼近结构的模数转换器.