45nm低功耗、高性能Zipper CMOS多米诺全加器设计

提出了电荷自补偿技术,此技术利用P型多米诺电路动态结点的放电对N型多米诺电路的动态结点充电,并在此技术基础上综合应用双阈值技术和多电源电压技术,设计了新型低功耗、高性能Zipper CMOS多米诺全加器.仿真过程中提出了功耗分布法,精确找到了电荷自补偿技术的最优路径.仿真结果表明,在相同的时间延迟下,与标准Zipper CMOS多米诺全加器、双阈值Zipper CMOS多米诺全加器、多电源电压Zipper CMOS多米诺全加器相比,新型Zipper CMOS多米诺全加器动态功耗分别减小了37%、35%和7%,静态功耗分别减小了41%,20%和43%.最后,分析并得到了新型全加器漏电流最低的输入矢量和时钟状态.

基于控阈技术的电流型CMOS全加器的通用设计方法

利用电流信号的阈值易于控制这一特点 ,对电流型CMOS电路中如何实现阈值控制进行了研究 .以开关信号理论为指导 ,建立了实现阈值控制电路的电流传输开关运算并具体指导设计了具有阈值控制功能的二值和多值电流型CMOS全加器 .提出了适用于任意逻辑值的可控阈电流型CMOS全加器的通用设计方法 .通过对开关单元实施阈值控制后 ,所设计的电路在结构上得到了非常明显的简化 ,在性能上也获得了改善 .最后给出了采用 0 2 5 μmCMOS工艺参数的HSPICE模拟结果及其能耗比较 .

高性能CMOS全加器设计

全加器是数字信号处理器、微处理器中的重要单元,它不仅能完成加法,还能参与减法、乘法、除法等运算,所以,提高全加器性能具有重要意义。本文分析了两种普通全加器,运用布尔代数对全加器和函数、进位函数进行全面处理,提取了和函数、进位函数优化函数式。根据最优化函数式,设计了高性能CMOS管级全加器单元电路。这种CMOS全加器电路与常用CMOS全加器电路相比,电路结构简单、芯片面积小、电路传输延迟时间小、运算速度快。

三值电流型CMOS全加器的改进设计

以开关信号理论为指导,对电流型CMOS电路中如何实现阈值控制进行了讨论.建立了实现阈值控制电路的电流传输开关运算.在此基础上设计了具有阈值控制功能的电流型CMOS三值全加器.通过对开关单元实施阈值控制后,所设计的电路在结构上得到了非常明显的简化,在性能上也获得了优化.HSPICE模拟验证了所提出的电路具有正确的逻辑功能,并且较之以往设计具有更好的瞬态特性和更低的功耗.

低功耗CMOS三值四输入全加器设计及其应用

针对传统三值全加器没有充分利用进位的不足,提出一种新型的三值四输入全加器电路结构,并用CMOS设计这种全加器,与传统的三值三输入全加器相比,将原有的输入由3个增加到4个,将原有的进位由二值信号变为三值信号.所提出的三值四输入全加器增加了处理的信息量,提高了进位端的利用率,在较大电路设计中能减少所用加法器模块的数量,并减少所用管子数和降低芯片面积.基于该新型全加器,设计了3个四位三值数串行加法电路.经Hspice模拟,所设计的电路有正确的逻辑功能,与基于传统三值三输入全加器的设计相比,在处理信息量较大的电路设计中具有很好的低功耗特性.

低功耗低电源线噪声纳米CMOS全加器

提出一种低功耗低电源线噪声的纳米CMOS全加器。采用电源门控结构的全加器来降低纳米CMOS电路的漏电功耗,改进了传统互补CMOS全加器的求和电路,减少了所需晶体管的数目,并进一步对休眠晶体管的尺寸和全加器的晶体管尺寸进行了联合优化。用Hspice在45nmCMOS工艺下的电路仿真结果表明,改进后的全加器电路在平均功耗时延积、漏电功耗和电源线噪声等方面取得了很好的效果。

基于控阈技术的四值电流型CMOS电路设计

以开关信号理论为指导 ,对电流型 CMOS电路中如何实现阈值控制进行了研究 .建立了实现阈值控制电路的电流传输开关运算 .在此基础上 ,设计了具有阈值控制功能的电流型 CMOS四值比较器、全加器及锁存器等电路 .通过对开关单元实施阈值控制后 ,所设计的电路在结构上得到了非常明显的简化 ,在性能上也获得了优化 .PSPICE模拟验证了所提出的电路具有正确的逻辑功能并且较之以往设计具有更好的瞬态特性和更低的功耗 .

150Ms/s、6bitCMOS数字工艺折叠、电流插值A/D转换器

在 1.2μm SPDM标准数字 CMOS工艺条件下 ,实现 6 bit CMOS折叠、电流插值 A/ D转换器 ;提出高速度再生型电流比较器的改进结构 ,使 A/ D转换器 (ADC)总功耗下降近 30 % ;提出一种逻辑简单易于扩展的解码电路 ,以多米诺 (Domino)逻辑实现 .整个 ADC电路中只使用单一时钟 .在 5 V电压条件下 ,仿真结果为采样频率 15 0 -Ms/ s时功耗小于 185 m W,输入模拟信号和二进制输出码之间延迟小于 2个时钟周期 .

改进结构的64位CMOS并行加法器设计与实现

介绍了一个用于高性能的微处理器和 DSP处理器的快速 6 4位二进制并行加法器 .为了提高速度 ,改进了加法器结构 ,该结构大大减少了加法器各级门的延迟时间 .基于改进的加法器结构 ,有效地使用动态复合门、时钟延迟多米诺逻辑和场效应管尺寸缩小技术 ,可以取得良好的电路性能 .该加法器采用 U MC 2 .5 V 0 .2 5μm 1层多晶 5层金属的 CMOS工艺实现 .完成一次加法运算的时间是 70 0 ps,比传统结构的加法器快 2 0 % ;面积和功耗分别是0 .16 m m2和 2 0 0 m W@5 0 0 MHz,与传统结构加法器相当 .

基于电流型CMOS电路的新型和图转化方法

本文基于原有已提出的和图转化方法基础上,结合解方程的思路,提出了一种新型的和图转化方法,能够有效地简化和图到阈算术函数的转化过程,从而更高效地进行电流型CMOS电路的设计.另外,通过该方法设计了一种基于电流型CMOS电路的全加器,经过Hspice软件模拟实验,实验结果表明:所设计的电路具有正确的逻辑功能和较低的功耗.

电流型CMOS多值乘法器分析与芯片的设计

本文以电流型ＣＭＯＳ电路为基础，提出了种一高速、高集成度的多值乘法器设计方案，讨论了多值乘法器与集成度、速度和精度的关系，同时用改进ＣＭＯＳ工艺实现了３×３位８值乘法器的设计，得到了较理想的结果。

基于电流信号加减运算的电流型CMOS电路设计

以传输电流开关理论为基础,分析了电流信号的相加与相减运算及其电路的实现方法,并利用该设计方法设计了模3加和2位二值全加器的电流型CMOS电路。设计结果表明利用电流信号相加和相减运算的设计方法可以使电路结构得到显著简化,计算机模拟表明该方法设计的电路具有正确的逻辑功能。该集成电路可应用在光学仪器的控制电路中。

低功耗、高性能多米诺电路电荷自补偿技术

提出了一种电荷自补偿技术来降低多米诺电路的功耗,并提高了电路的性能.采用电荷自补偿技术设计了具有不同下拉网络(PDN)和上拉网络(PUN)的多米诺电路,并分别基于65,45和32nmBSIM4SPICE模型进行了HSPICE仿真.仿真结果表明,电荷自补偿技术在降低电路功耗的同时,提高了电路的性能.与常规多米诺电路技术相比,采用电路自补偿技术的电路的功耗延迟积(PDP)的改进率可达42.37%.此外,以45nmZipperCMOS全加器为例重点介绍了功耗分布法,从而优化了自补偿路径,达到了功耗最小化的目的.最后,系统分析了补偿通路中晶体管宽长比,电路输入矢量等多方面因素对补偿通路的影响.

基于多数决定逻辑非门的低功耗全加器设计

全加器是算术运算的基本单元,提高一位全加器的性能是提高运算器性能的重要途径之一。首先提出多数决定逻辑非门的概念和电路设计,然后提出一种基于多数决定逻辑非门的全加器电路设计。该全加器仅由输入电容和CMOS反向器组成,较少的管子、工作于极低电源电压、短路电流的消除是该全加器的三个主要特征。对这种新的全加器,用PSpice进行了晶体管级模拟。结果显示,这种新的全加器能正确完成加法器的逻辑功能。

一种低功耗全加器设计

全加器是逻辑控制、数值运算等需要进行大量的乘、加运算的部件的最基本单元,快速和低功耗设计一直都是集成电路设计的研究热点。在对现有全加器电路研究分析的基础上,提出一种基于多数决定函数和标准逻辑门电路的低功耗全加器设计。仿真结果表明,提出的电路在功耗和功耗延迟积的性能方面都有所提高。

一种基于多数决定门的新型全加器的设计

在对现有全加器电路研究分析的基础上,提出了一种基于低功耗XOR/XNOR电路和多数决定门的新型高性能全加器电路。多数决定门采用输入电容和静态CMOS反相器实现,降低了电路的功耗,提高了运算速度。采用TSMC 0.18 μm CMOS工艺器件参数,对全加器进行Spectre仿真。结果表明,在2.4 V到0.8 V电源电压范围内,与已有的全加器相比,新全加器在功耗和延迟上都有较大程度的改进。

超前进位全加器的开关级设计

应用CMOS电路开关级设计技术对超前进位全加器进行了设计,并用PSPICE模拟进行了功能验证.与传统门级设计电路相比,本文设计的超前进位电路使用了较少的MOS管,并能保持原有的传输延迟.

两种多米诺电路的故障测试

多米诺(Domino)电路是一种新型的动态CMOS电路,因为具有良好的性能,应用日益广泛。关于故障测试方法,已在一些文献中提出。但在这些方法中,为检测s-on故障,须同时监测支路电流.但这在VLSI中难以实现。因此,事实上这些故障仍是不可测的。本文提出了一种测试方法,可以将这类不可测故障数目减少到一个,从而进一步改善了可测性。本文还提出了具有动态反相器的多米诺电路故障测试方法,可测出其全部故障,从而证明这种结构的多米诺电路具有更加良好的可测性。

忆阻器混合逻辑电路设计及其应用

为解决传统集成电路面积大、功耗高等问题,采用纳米级忆阻器设计实现了数字逻辑电路中的加法器和乘法器.基于忆阻器MRL结构设计的OR门和AND门,设计了2T-4M结构的XOR和XNOR逻辑门.运用这些逻辑门与CMOS管混合实现了全加器,其中CMOS反相器增强了信号驱动.改进2T-4M结构实现了一种新型2T-4M逻辑模块,并基于此模块设计了2位二进制乘法器.LTspice仿真验证了电路设计的正确性.与已报道的MRL结构全加器和2位二进制乘法器进行比较发现全加器使用的元器件数量明显减少,延迟时间最少提高了53.3%,功耗最小降低了1.93 m W;2位二进制乘法器的设计在元器件总体使用数量上也有一定的优势,总共只需要18个元器件.最后,利用全加器构成加密阵列电路,对图像进行了加解密操作,验证了电路在实际应用中的可行性.