高速ADC中CMOS比较器的改进

在对用于高速 A D C 的 C M O S 传统比较器分析的基础上,为进一步减小其失调电压,本文给出了补偿电路的结构框图,并进行了理论上的分析和实验仿真。

一种高速高精度的CMOS比较器的电路

为了满足12位高分辨率的A/D转换器的需要,设计了一种高精度CMOS比较器,采用三级差分比较和一级动态正反馈的Latch结构实现了高比较精度。运用了一种先进的输入失调消除方法,完全实现了输入失调的消除。对该比较器的电路结构、增益、带宽、输入失调消除原理和锁存时间常数进行了分析,并利用Hynix0.5μm CMOS工艺提供的器件模型进行了仿真,在20MHz频率下,比较器的精度达到了400μV,电源电压为5V时,功耗为78μW。该比较器可用于一种10MSPS12位A/D转换器中,也可用于13位以下的其他A/D转换器电路。

一种分辨率为9位的高速CMOS比较器

一种高速ＣＭＯＳ比较器，采用二级正反馈结构和一级推挽输出结构，通过优化传输速度和增益，在３μｍ工艺中，模拟表明它的最小分辨率±ＬＳＢ为±４．９ｍＶ，输入动态范围为±２．５Ｖ（±２．５Ｖ电源电压），相应于９位比较精度，而工作频率达３０ＭＨｚ．用单层金属、双层多晶硅ＣＭＯＳ工艺实现，版图面积为２９５μｍ×２６６μｍ，功耗９．７２ｍＷ．

一种GHz高频应用的低失调高速CMOS动态比较器

提出了一种由改进的前置差分运算放大器和差分式锁存器构成的高频、高速、低失调电压的动态比较器。前置预差分放大器采用PMOS交叉互连的负载结构,提升差模增益,进而减小输入失调。后置输出级锁存器采用差分双尾电流源抑制共模噪声,改善输出级失调,并加速比较过程。采用一个时钟控制的开关晶体管替代传统复位模块,优化版图面积,在锁存器中构建正反馈回路,加速了比较信号的复位和输出建立过程。采用65 nm/1.2 V标准CMOS工艺完成电路设计,结合Cadence Spectre工艺角和蒙特卡洛仿真分析对该动态比较器的延时、失调电压和功耗特性进行评估。结果表明,在1.2 V电源电压和1 GHz采样时钟控制下,平均功耗为117.1μW;最差SS工艺角对应的最大输出延迟仅为153.4 ps;1 000次蒙特卡罗仿真求得的平均失调电压低至1.53 mV。与其他比较器相比,该动态比较器的电压失调和高速延时等参数有明显优势。