CMOS混频器设计现状与进展

详细阐述了CMOS混频器设计技术的进展,着重介绍了CMOS混频器各项性能优化技术的现状与进展,探讨了各种技术的优缺点。最后,总结了CMOS混频器有关转换增益、线性度以及噪声系数的成果报道。

5．8GHz CMOS混频器设计

介绍了CMOS混频器主要技术指标的设计思路和技术。采用0.18μm CMOS工艺,使用Agilent公司的ADS软件设计出一种5.8 GHz CMOS混频器电路,结果表明,工作电压1.8 V时,RF频率5.8 GHz,本振频率5.78 GHz,中频频率20 MHz下,转换增益7.3 dB、输入1 dB压缩点-8.3 dBm,噪声系数8.7,工作电流小于5 mA,该电路已交付流片。

一种新的CMOS混频器电路优化设计方法

本文提出了一种以遗传算法作为全局搜索算法、以性能方程作为评估器的CMOS混频器电路自动优化方法,优化过程中采用了一种新的约束条件处理机制,即:搜索空间限定法与罚函数法并用的处理方法。本文提出的优化方法可以快速得到电路优化结果,优化后的混频器电路已经过0.25μm CMOS工艺流片验证。

电流换向型CMOS混频器的周期时变噪声

基于线性周期时变理论,提出一种简便的解析方法来分析电流换向型CMOS混频器的噪声特性.通过推导相应的周期时变转移函数,包含尾电容记忆效应的电路各级噪声源至输出的噪声变换系数得以数值求解,进而得到包含热噪声和闪烁噪声的一元化系统噪声解析式.基于Chartered 0.35μm工艺库的仿真结果表明,具有频率依赖性的该解析式在预测高频系统噪声时表现出优势,对于不同中频的预测与模拟取得了较好的一致.

2.1GHz射频CMOS混频器设计(英文)

设计了一个用于第三代移动通信的2.1 GHz CMOS下变频混频器,采用TSMC 0.25μm CMOS工艺。在设计中,用LC振荡回路作电流源实现低电压;并用增大电流和降低跨导的方法提高线性度。在Cadence RF仿真器中对电路进行了模拟,在1.8 V电源电压下,仿真结果为:1 dB压缩点P1 dB-10.65 dBm,IIP3 1.25 dBm,转换增益7 dB,噪声系数10.8 dB,功耗14.4 mW,且输入输出端口实现了良好的阻抗匹配。并用Cadence中的Virtuoso Layout Editor软件绘制了电路的版图。

CMOS混频器的设计技术

无线技术的发展对收发信机前端电路提出的新要求是:高的工作频率,低电压,低功耗,高度集成。混频器是射频前端电路中进行频率变换的十分重要的模块,主要介绍了CMOS混频器的基本工作原理,实现混频的一些常见结构,这些结构的优缺点。并介绍了当前CMOS混频器的主要电路设计技术以及作者在混频器跨导线性度分析方面进行的研究,文中还给出了作者设计的一个新型混频器的结构。

一种改进的高线性CMOS混频器的分析与设计

在多标准系统应用中,由于线性度和噪声的要求,使得混频器的设计难度很大。采用2次谐波注入结构的3阶失真抵消技术,设计了一种改善跨导级线性度的高线性CMOS混频器。在混频器开关级处引入LC滤波电路,抵消了开关级晶体管的2阶和3阶互调失真,进而优化了开关级的线性度。采用TSMC 0.13μm CMOS工艺进行设计与仿真,并完成了版图设计与流片。较之传统的吉尔伯特混频器,该电路的输入3阶交调点IIP3增加了11.2dBm,达到9.2dBm的高线性度,对噪声系数、增益以及功耗造成的影响较小。

一种低噪声高增益CMOS混频器设计

基于TSMC 0.18μm CMOS工艺,设计了一种低噪声、高增益的混频器.通过在吉尔伯特单元中的跨导级处引入噪声抵消技术以降低混频器的噪声,并且在开关管的源级增加电流注入电路以减小本振端的偏置电流,增大电路的增益.仿真结果表明,混频器工作电压为1.8 V,直流电流为9.9 mA,在本振(LO)频率为2.39 GHz,射频(RF)频率为2.4 GHz时,混频器的增益为12.65 dB,双边带噪声系数为4.23 dB,输入三阶交调点为-3.45 dBm.

基于ADS仿真的高线性CMOS混频器设计

提出了一种提高混频器线性度的方法:采用交叉差分的结构取代原有的混频器结构.改进后,输出信号的三次谐波会被消除,混频器的三阶截止点也得到改善.混频器工作电压1.8 V,射频信号5 GHz,电路采用0.18μm CMOS工艺,使用Agilent公司的先进设计系统ADS(advanced design system)对电路进行仿真设计.仿真结果表明,经过改善后,混频器IP3提高3.5 dB(线性度提高),转换增益提高4.8 dB.

一种高线性低噪声CMOS混频器设计

混频器应用在多标准领域中,对混频器的线性度和噪声性能提出了严格的要求。文中提出了一种新型的高线性、低噪声CMOS混频器。该混频器同时采用了三阶失真抵消技术和噪声抵消技术。采用TSMC 0.13μm CMOS工艺进行设计并流片实现,测试结果表明,较之传统的吉尔伯特混频器而言,文中混频器的输入三阶交调点IIP3增加了6.18d Bm,噪声系数下降了3.5d B,而用于三阶失真抵消技术和噪声抵消技术的电路部分仅使混频器多消耗了0.85m A的电流。

基于CMOS工艺的低噪声、高增益混频器

基于TSMC 0.18μm CMOS工艺,设计了一种低噪声、高增益的混频器。通过在吉尔伯特单元中的跨导级处引入噪声抵消技术以降低混频器的噪声;并且在开关管的源级增加电流注入电路的基础上并联一个电容与开关管共源节点处的寄生电容谐振,进一步降低混频器的噪声,增大电路的增益。仿真结果表明,在本振(LO)频率为2.395GHz,射频(RF)频率为2.4GHz时,混频器的增益为14.2dB,双边带噪声系数为5.9dB,输入三阶交调点为-3.2dBm。混频器工作电压1.8V,直流电流为8mA。

一种1V 2.4G CMOS高线性度混频器

本文提出了一种低电压、高线性度CMOS射频混频器。在LC折叠式共源共栅结构中,通过并联一工作在弱反应区的辅助MOS管的方法来改善线性度。在1V的工作电压下,采用TSMC0.18μm射频CMOS工艺仿真表明,该方法在基本不影响混频器其它参数如增益、功耗、噪声的条件下IIP3提高了6dB。

一种0.9V低电压低本振功率CMOS有源混频器

设计了一种可工作于0.9 V低电压和-5 dBm本振功率的CMOS有源混频器。通过在MOS管栅极和衬底间引入耦合电容,利用衬底效应加快MOS管的导通和截止,使开关对的开关状态更理想,有效地降低混频器的噪声并提高其线性特性。采用0.18μmCMOS工艺设计,在2.45 GHz本振信号和2.44 GHz射频信号输入下,实验结果表明该混频器可有效地实现混频且具有较好的性能指标:电压转换增益为12.4 dB,输入三阶截断点为-0.6 dBm,输入1dB压缩点为-3.4 dBm,单边带噪声系数为12dB。

2.4 GHz CMOS双平衡混频器的设计与仿真

设计了工作在2.4 GHz基于Gilbert单元为核心的CMOS有源双平衡混频器.为改善系统噪声性能,在混频器中变频增益增加了分流源单元和耦合电感单元.混频器RF、LO和IF频率分别为2.4 GHz、2.402 GHz和2 MHz.采用SMIC0.18μm CMOS工艺进行仿真,在1.8 V电源电压下,混频器转换增益为23 dB、噪声系数为8.58 dB、三阶输入截止点为-7.8 dBm、功耗为9.54 mW.

基于动态电流注入技术的高线性混频器设计

对用于改善电流换向混频器线性度的动态和静态电流注入技术进行了讨论,并且提出了一种高线性双平衡CMOS混频器。该混频器在中频级采用交叉耦合晶体管对将电流动态地注入进混频器中,以改善线性度,基于标准的0.13μm CMOS工艺对所提出的混频器进行流片并在片测试。该混频器的射频3 dB带宽为5.5 GHz,覆盖了1 GHz^6.5 GHz,混频器取得了7.3 dB^11.4 dB的转换增益。在射频频率为2.5 GHz,中频频率为150 MHz,本振信号功率4 dBm时,取得了8.8 dBm的输入三阶截止点。芯片所占面积为0.57 mm 2,不包括连接片,并且电路在1.2 V电源供电下消耗了4.1 mW的功耗。