4H-SiC CMOS高温集成电路设计与制造

设计、制造并测试了基于碳化硅材料的横向MOSFET器件和CMOS电路。常温时,N型和P型MOSFET在片测试的阈值电压分别约为5.4 V和-6.3 V;温度达到300℃时,N型和P型MOSFET的阈值电压分别为4.3 V和-5.3 V。由N型和P型MOSFET组成的CMOS反相器在常温下输出的上升时间为1.44μs,下降时间为2.17μs,且在300℃高温条件下仍可正常工作。由CMOS反相器级联成的环形振荡器在常温下的测试工作频率为147 kHz,在高温下也可正常工作。

基于BGR芯片设计的CMOS集成电路教学新范式

针对集成电路专业实验教学中软件使用难度高以及教学模式单一的问题,结合专业培养方案对课程知识与能力的要求,提出一种基于BGR芯片设计的CMOS集成电路教学新范式。该文采用调研分析、调查问卷、理论+实践、系统评估等方法,培养学生实验技能、设计思想、EDA方法和分析方法,从而提高学生在模拟芯片设计方面的实践能力和创新意识。教学实践表明,该教学模式在集成电路人才培养实践教学中取得了良好的教学效果。

CMOS集成电路总剂量效应加固技术研究现状

在核设施运行、乏燃料后处理、可控核聚变、航天卫星与太空探索、核军工、γ辐照站等存在强辐射的场景下,高能粒子、射线会与器件中的半导体材料相互作用产生辐射效应,对信号的完整性和精度产生较大影响。本文首先介绍了总剂量效应(TID)的作用机制,及其在MOS器件中的主要影响:总剂量效应会导致MOS管阈值电压漂移、跨导下降、载流子迁移率降低和电流额外泄漏等问题。其次,按照时间顺序依次阐述了近代以来总剂量效应在半导体器件特别是是CMOS器件中的具体影响,尤其对浅槽隔离氧化物(Shallow Trench Isolation, STI)受到总剂量效应的影响做了着重描述。最后,分析了在电路级中的总剂量效应,以及目前流行的几种抗辐射加固技术。

面向集成电路先进制程的二维信息材料与器件

随着集成电路技术的发展至3 nm节点,摩尔定律接近其物理极限,传统芯片制程面临材料到器件的理论和技术瓶颈。二维信息材料凭借原子层厚度、低功耗等特性被产业界认为是1 nm及以下节点的核心材料,将助力芯片制程延续摩尔定律以及平面到三维的发展,与我国集成电路先进制程长期规划紧密相关。基于国家自然科学基金委员会第343期双清论坛,本文从材料—器件—异质集成多层次回顾了二维信息材料与器件的发展历史,总结了领域内所面临挑战,凝炼了未来5~10年的重大关键科学以及亟需布局的研究方向,进一步提出顶层设计的前沿研究方向和科学基金资助战略。

集成电路和功率器件抗辐射工艺加固技术研究综述

随着我国空间装备的高速发展,尤其是深空探测器,微电子器件抗辐射性能得到广泛关注。抗辐射工艺加固是实现器件抗辐射性能提升的重要途径之一。本文围绕空间总剂量效应和单粒子效应,对近年来集成电路和功率器件辐射效应机理和工艺加固技术的研究进展进行了介绍和总结,为抗辐射工艺加固技术的发展与应用提供了有益参考。

用于光伏电力传输的CMOS集成电路的优化设计

作为一种重要的可再生能源技术,光伏电力传输对于解决能源需求和降低环境污染具有重要意义。该技术的关键在于利用限流NMOS晶体管和额外的偏置电压来控制电路中的工作电流。优化设计光伏电力传输中的CMOS集成电路,通过调节偏置电压,灵活调节光伏电力传输系统的开关电压和电流,以满足电力传输的需求,降低功耗,提高能量转换效率,降低设备故障和损坏的风险,从而确保系统的稳定运行。

基于集成电路工艺实验教学仿真平台的“微电子器件工艺实验”课程探索研究

为解决“微电子器件工艺实验”课程传统教学投资巨大、不具备先进集成电路量产工艺制造设备的难题,引入集成电路工艺实验教学仿真平台,重构实验课程体系,设计并实践了集成电路制造关键工艺与关键器件制造两大类共17项实验。不同于传统示意型仿真演示,该仿真平台基于真实工业级仿真器,器件特性和工艺特性都依据相应的物理模型进行数值计算,并且平台所设置的制造工艺设备与专业方向理论课程知识点高度匹配,培养学生掌握真实制造工艺的关键设备操作、参数设计及结果分析的能力,以适应当前集成电路制造领域对人才知识技能的要求。

CMOS射频集成电路中器件模型的研究

采用硅材料CMOS工艺制造的射频集成电路具有低功耗、低成本和容易集成的优点。文章讨论了CMOS射频集成电路设计和制造中起关键作用的MOSFET高频模型和螺旋电感模型。为了验证模型,介绍了射频集成电路中的核心模块—低噪声放大器(LNA)—的设计实例。测试结果表明,该模型具有高效、实用的特点。

CMOS毫米波亚毫米波集成电路研究进展

近年来,随着工艺的不断进步,硅基集成电路已突破了仅适用于数字电路和低频模拟电路的传统观念,迅速拓展到毫米波甚至亚毫米波频段。在未来10年内,硅基工艺将具备覆盖毫米波频段的能力,并在部分器件与系统上实现到亚毫米波频段或太赫兹的跨越。我国在该领域起步稍晚,但在国家重点基础研究发展计划("973"计划)、国家高技术研究发展计划("863"计划)和自然科学基金等的支持下,已快速开展研究并取得进展。文中概要介绍了国际上在硅基毫米波亚毫米波集成电路与系统方面的研究背景和我国特别是东南大学毫米波国家重点实验室在CMOS毫米波亚毫米波集成电路方面的最新研究进展。

致冷型红外CMOS读出集成电路的发展现状

致冷型红外读出集成电路经历了 2 0多年的发展 ,其技术已日臻完善 ,CMOS读出电路是当今读出电路的主流 ,其发展趋势是减小像元间距 ,增加焦平面阵列像元数而又不降低其光电性能。将滤波电路、A D转换等功能器件集成在同一芯片上也是读出电路的发展方向。

CMOS集成电路的功耗优化和低功耗设计技术

总结了当前已发展出的各个层次的 CMOS低功耗设计技术和低功耗设计方法学的研究进展。重点介绍了时序电路的优化、异步设计、高层次电路设计和优化技术。

CMOS集成电路用Φ150—200mm外延硅材料

报道了 Φ15 0 m m CMOS硅外延材料的研究开发及集成电路应用成果 ,对 Φ2 0 0 mm P/P-硅外延材料进行了初步探索研究 .Φ15 0 m m P/P+硅外延片实现了批量生产 ,并成功应用于集成电路生产线 ,芯片成品率大于 80 % .

CMOS集成电路的电热耦合效应及其模拟研究

文章基于集成电路具体的封装结构提出了它的热学分析模型。针对均匀温度分布的集成电路 ,采用解耦法实现了电热耦合模拟软件 Etsim。

CMOS集成电路低功耗设计方法

近年来,功耗问题已成为VLSI设计,尤其是在电池供电的应用中必须考虑的重要问题之一。文章通过对CMOS集成电路功耗起因的分析,对CMOS集成电路低功耗设计方法[1]和设计工具进行了深入的讨论。

CMOS射频集成电路的研究进展

近年来,射频集成电路(RFIC)的应用和研究得到了飞速的发展,CMOS射频IC的研究更是成为该领域的研究重点和热点。文章对CMOS技术在射频和微波领域的应用进行了详细的探讨,着重介绍了当前射频通讯中常用的收发机结构及其存在的问题和解决方案;分析了射频收发机前端关键电路模块低噪声放大器(LNA)、混频器(Mixer)、压控振荡器(VCO)、功率放大器(PA)和射频关键无源元件的最新研究进展;展望了CMOS技术在射频领域的发展前景。

高温CMOS集成电路闩锁效应分析

本文详细地分析了LDD结构高温CMOS集成电路闩锁效应.文中提出了亚微米和深亚微米CMOS集成电路闩锁效应的模型.在该模型中,针对器件的尺寸和在芯片上分布情况,我们认为CMOS IC闩锁效应的维持电流有两种模式:大尺寸MOST的寄生双极晶体管是长基区,基区输运因子起主要作用;VLSI和ULSI中MOST的寄生双极晶体管是短基区,发射效率起主要作用.但是他们的维持电流都与温度是负指数幂关系.文章给出了这两种模式下的维持电流与温度关系,公式在25℃至300℃之间能与实验结果符合.

CMOS集成电路的闭锁特性和闭锁窗口分析

由于布局结构的复杂性,CMOS集成电路可能存在多个潜在的寄生闭锁路径。各个闭锁路径因触发剂量率和闭锁维持电压、闭锁维持电流不同而相互影响,可能产生一个或多个闭锁窗口。在详细分析CMOS集成电路闭锁特性的基础上,建立了"三径"闭锁模型,对闭锁窗口现象进行了合理解释。

155 Mbit/s和622 Mbit/s速率0.6μm CMOS工艺光纤用户网专用集成电路的部分核心芯片

采用国内的CSMC HJ 0 .6 μmCMOS工艺实现了 15 5Mb/s和 6 2 2Mb/s速率的光纤用户网专用集成电路的部分核心芯片。芯片测试结果表明 ,激光二极管驱动电路(LDD) ,前置放大器 (Pre Amp)和限幅放大器 (LA)集成电路达到了世界同类集成电路的水平。

1.25 Gbps并串转换CMOS集成电路

分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。

深亚微米CMOS集成电路抗热载流子效应设计

热载流子效应(HCE)、电介质击穿、静电放电,以及电迁移等失效机理,已经对VLSI电路的长期可靠性造成了极大的威胁。其中,热载流子效应是最主要的失效机理之一。影响CMOS电路热载流子效应的因素有:晶体管的几何尺寸、开关频率、负载电容、输入速率以及晶体管在电路中的位置。通过对这些因素的研究,提出了CMOS电路热载流子可靠性设计的通用准则。